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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
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Summary for Assertions
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Uncovered70.76
Success91699.24
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered1035.71
All Matches1864.29
First Matches1864.29


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00544301495438934700
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0022622600
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0022622600

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0054430149543875110678
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0054430149543875110678
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0054430149543875110678
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0054430149543875110678


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00135249723000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00135249723000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00135249723326432640
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00135249723213521350
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001352497232272270
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00135249723166016600
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013524972350270502700
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00135249723220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001352497235065060
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013524972324042404273

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 00135249723906790670
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00135249723324832480
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00135249723326432640
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00135249723213521350
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001352497232272270
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013524972350270502700
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001352497231231401231400
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00135249723194356194356108
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00135249723220
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001352497235065060
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013524972324042404273

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