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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	448	448	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	448	448	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	448	448	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	448	448	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	137468419	5530	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	137468419	10484	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	137468419	10484	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	137468419	3827	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	137468419	10484	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	137468419	3827	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	106167116	4	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	137468419	10484	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	137468419	10484	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	448	448	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	48793519	20924	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	48793519	48438940	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	48793519	20924	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
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tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2558585	2558356	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	48793519	48793290	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	48793519	48751668	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	659	430	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	626	397	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	137468135	12017	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	137468135	12015	0	0
tb.dut.u_reg_regs.rePulse	0	0	137468135	6895	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	448	448	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	448	448	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	448	448	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	448	448	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	448	448	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	448	448	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	448	448	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	448	448	0	0
tb.dut.u_reg_regs.wePulse	0	0	137468135	5120	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	48793519	48751668	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	229	229	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	229	229	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	48793519	48749790	0	687
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	48793519	48749790	0	687

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	137468419	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	137468419	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	137468419	9576	9576	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	137468419	4748	4748	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	137468419	4773	4773	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	137468419	3079	3079	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	137468419	363	363	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	137468419	2280	2280	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	137468419	511	511	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	137468419	37029	37029	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	137468419	73390	73390	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	137468419	253917	253917	111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	137468419	62	62	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	137468419	9	9	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	137468419	11	11	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	137468419	5	5	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	137468419	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	137468419	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	137468419	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	137468419	390	390	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	137468419	486	486	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	137468419	5365	5365	273

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	137468419	9576	9576	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	137468419	4748	4748	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	137468419	4773	4773	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	137468419	3079	3079	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	137468419	363	363	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	137468419	2280	2280	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	137468419	511	511	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	137468419	37029	37029	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	137468419	73390	73390	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	137468419	253917	253917	111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	137468419	62	62	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	137468419	9	9	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	137468419	11	11	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	137468419	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	137468419	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	137468419	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	137468419	390	390	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	137468419	486	486	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	137468419	5365	5365	273