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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[84].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[85].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[88].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[89].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[8].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[91].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[93].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[96].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[97].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	444	444	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	121710823	4886	0	0
tb.dut.tlul_assert_host_sba.gen_host.addrSizeAligned_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.gen_host.contigMask_A	0	0	121710823	7674	0	0
tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	121710823	2223	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	121710823	3894	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	121710823	3894	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	86138387	4	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	86138387	4	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	121710823	10650	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	444	444	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	49152089	19797	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	49152089	48895761	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	49152089	48895761	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	49152089	48895761	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	49152089	19797	0	0
tb.dut.u_lc_en_sync_copies.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_lc_en_sync_copies.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	49152089	49113192	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2408781	2408557	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	49152089	49151865	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	49152089	49113192	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	607	383	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	583	359	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	121710536	10446	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	121710536	10446	0	0
tb.dut.u_reg_regs.rePulse	0	0	121710536	5974	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	444	444	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	444	444	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	444	444	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	444	444	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	444	444	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	444	444	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	444	444	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	444	444	0	0
tb.dut.u_reg_regs.wePulse	0	0	121710536	4472	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	49152089	49113192	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	224	224	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	224	224	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	49152089	49111443	0	672
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	49152089	49111443	0	672

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	121710823	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	121710823	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	121710823	13209	13209	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	121710823	2623	2623	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	121710823	2675	2675	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	121710823	1693	1693	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	121710823	307	307	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	121710823	1290	1290	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	121710823	1658	1658	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	121710823	27261	27261	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	121710823	75493	75493	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	121710823	35837	35837	109
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	121710823	26	26	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	121710823	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	121710823	325	325	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	121710823	426	426	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	121710823	2350	2350	271

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	121710823	13209	13209	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	121710823	2623	2623	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	121710823	2675	2675	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	121710823	1693	1693	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	121710823	307	307	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	121710823	1290	1290	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	121710823	1658	1658	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	121710823	27261	27261	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	121710823	75493	75493	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	121710823	35837	35837	109
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	121710823	26	26	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	121710823	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	121710823	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	121710823	325	325	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	121710823	426	426	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	121710823	2350	2350	271