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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[76].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	466	466	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	144413185	7466	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	144413185	1543	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	144413185	12429	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	144413185	12429	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	144413185	3796	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	144413185	12429	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	144413185	3796	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	104911988	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	104911988	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	144413185	12429	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	144413185	12429	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	466	466	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	92217237	91665732	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	92217237	91665732	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	92217237	23677	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	9129811	9129565	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	92217237	92216991	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	92217237	92165992	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	798	552	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	734	488	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	144412885	32492	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	144412885	32492	0	0
tb.dut.u_reg_regs.rePulse	0	0	144412885	14622	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	466	466	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	466	466	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	466	466	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	466	466	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	466	466	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	466	466	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	466	466	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	466	466	0	0
tb.dut.u_reg_regs.wePulse	0	0	144412885	17870	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	92217237	92165992	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	246	246	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	246	246	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	92217237	92163790	0	738
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	92217237	92163790	0	738

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	144413185	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	144413185	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	144413185	10421	10421	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	144413185	2484	2484	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	144413185	2537	2537	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	144413185	1503	1503	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	144413185	392	392	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	144413185	1132	1132	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	144413185	736	736	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	144413185	38025	38025	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	144413185	157060	157060	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	144413185	164800	164800	111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	144413185	34	34	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	144413185	425	425	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	144413185	1024	1024	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	144413185	2681	2681	283

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	144413185	10421	10421	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	144413185	2484	2484	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	144413185	2537	2537	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	144413185	1503	1503	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	144413185	392	392	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	144413185	1132	1132	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	144413185	736	736	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	144413185	38025	38025	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	144413185	157060	157060	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	144413185	164800	164800	111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	144413185	34	34	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	144413185	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	144413185	425	425	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	144413185	1024	1024	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	144413185	2681	2681	283