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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[76].noOutstandingReqsAtEndOfSim_A	0	0	465	465	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	465	465	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	153478093	7297	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	153478093	14009	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	153478093	14009	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	153478093	4629	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	153478093	14009	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	153478093	4629	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	108864967	7	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	153478093	14009	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	153478093	14009	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	465	465	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	93706788	27654	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	93706788	93155670	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	93706788	93155670	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	93706788	93155670	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	93706788	27654	0	0
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tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	93706788	93653651	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	3192330	3192085	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	93706788	93706543	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	93706788	93653651	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	820	575	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	763	518	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	153477783	30615	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	153477783	30615	0	0
tb.dut.u_reg_regs.rePulse	0	0	153477783	14762	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	465	465	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	465	465	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	465	465	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	465	465	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	465	465	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	465	465	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	465	465	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	465	465	0	0
tb.dut.u_reg_regs.wePulse	0	0	153477783	15853	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	93706788	93653651	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	245	245	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	245	245	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	93706788	93651362	0	735
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	93706788	93651362	0	735

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	153478093	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	153478093	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	153478093	17010	17010	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	153478093	4085	4085	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	153478093	4114	4114	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	153478093	2583	2583	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	153478093	359	359	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	153478093	2035	2035	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	153478093	2205	2205	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	153478093	38384	38384	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	153478093	234594	234594	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	153478093	106945	106945	114
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	153478093	169	169	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	153478093	15	15	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	153478093	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	153478093	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	153478093	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	153478093	12	12	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	153478093	19	19	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	153478093	383	383	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	153478093	1600	1600	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	153478093	3713	3713	286

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	153478093	17010	17010	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	153478093	4085	4085	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	153478093	4114	4114	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	153478093	2583	2583	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	153478093	359	359	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	153478093	2035	2035	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	153478093	2205	2205	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	153478093	38384	38384	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	153478093	234594	234594	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	153478093	106945	106945	114
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	153478093	169	169	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	153478093	15	15	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	153478093	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	153478093	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	153478093	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	153478093	12	12	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	153478093	19	19	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	153478093	383	383	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	153478093	1600	1600	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	153478093	3713	3713	286