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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Total Number923100.00
Uncovered50.54
Success91899.46
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered1450.00
All Matches1450.00
First Matches1450.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00639314876388038100
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0026226200
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0026226200

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0063931491638782550786
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0063931491638782550786
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0063931491638782550786
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0063931491638782550786


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00138245007000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00138245007000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0013824500718294182940
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00138245007609560950
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00138245007612861280
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00138245007413741370
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001382450073203200
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00138245007320332030
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00138245007127912790
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013824500730075300750
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001382450071319661319660
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00138245007106032106032123
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0013824500710100
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001382450073203200
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001382450076406400
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013824500724992499300

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0013824500718294182940
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00138245007609560950
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00138245007612861280
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00138245007413741370
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001382450073203200
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00138245007320332030
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00138245007127912790
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013824500730075300750
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001382450071319661319660
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00138245007106032106032123
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0013824500710100
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013824500724992499300

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