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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Total Number923100.00
Uncovered40.43
Success91999.57
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered828.57
All Matches2071.43
First Matches2071.43


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00453605104529691600
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0026326300
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0026326300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0045360514452947000789
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0045360514452947000789
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0045360514452947000789
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0045360514452947000789


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00105535440000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00105535440000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00105535440211721170
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00105535440136813680
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001055354401521520
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00105535440110011000
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00105535440158915890
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0010553544034966349660
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001055354401049771049770
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00105535440660
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00105535440660
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00105535440330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00105535440110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00105535440220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00105535440330
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001055354403363360
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0010553544038453845299

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0010553544013623136230
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00105535440210121010
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00105535440211721170
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00105535440136813680
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001055354401521520
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00105535440110011000
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00105535440158915890
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001055354401049771049770
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00105535440187934187934126
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00105535440330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00105535440110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00105535440220
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0010553544038453845299

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