Design Module List
dashboard | hierarchy | modlist | groups | tests | asserts
Total Module Definition Coverage Summary 
SCORELINECONDTOGGLEFSMBRANCHASSERT
95.92 99.10 92.38 98.63 92.06 94.17 99.21


Total modules in report: 69
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
prim_rst_sync 50.00 50.00
prim_sram_arbiter 83.33 100.00 66.67
prim_sram_arbiter 66.67 66.67
prim_sram_arbiter ( parameter N=2,SramDw=32,SramAw=10,ArbiterImpl="PPC",EnMask=0 ) 100.00 100.00
prim_sram_arbiter ( parameter N=3,SramDw=32,SramAw=10,ArbiterImpl="PPC",EnMask=1 ) 100.00 100.00
spi_s2p 89.85 100.00 85.71 73.68 100.00
spi_passthrough 90.16 94.15 89.11 75.00 92.55 100.00
spi_p2s 90.20 100.00 84.62 76.19 100.00
spi_readcmd 92.19 96.32 100.00 80.00 84.62 100.00
tlul_adapter_sram 92.29 96.97 80.53 91.67 100.00
prim_arbiter_ppc 92.53 100.00 88.89 100.00 81.25
prim_arbiter_ppc 90.62 100.00 81.25
prim_arbiter_ppc ( parameter N=2,DW=75,EnDataPort=1,IdxW=1 ) 94.44 100.00 88.89
prim_arbiter_ppc ( parameter N=3,DW=75,EnDataPort=1,IdxW=2 ) 94.44 100.00 88.89
prim_fifo_sync 92.59 100.00 73.15 97.22 100.00
prim_fifo_sync 100.00 100.00
prim_fifo_sync ( parameter Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 ) 100.00 100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 73.08 73.08
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 100.00 100.00
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 ) 65.38 65.38
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 + Width=3,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 ) 100.00 100.00
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 + Width=3,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 100.00 100.00
prim_fifo_sync ( parameter Width=3,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PTRV_W=2,gen_normal_fifo.PTR_WIDTH=3 ) 65.38 65.38
prim_fifo_sync ( parameter Width=32,Pass=1,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 87.50 100.00 75.00
prim_fifo_sync ( parameter Width=32,Pass=1,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=8,Pass=1,Depth=2,OutputZeroIfEmpty=0,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 100.00 100.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 89.38 100.00 76.47 91.67
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 69.23 69.23
prim_fifo_sync ( parameter Width=8,Pass=1,Depth=2,OutputZeroIfEmpty=0,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 93.75 100.00 87.50
prim_fifo_async_sram_adapter 93.75 100.00 75.00 100.00 100.00
prim_fifo_async_sram_adapter 100.00 100.00 100.00
prim_fifo_async_sram_adapter ( parameter Width=32,Depth=16,SramAw=10,SramDw=32,SramBaseAddr=912,DepthW=5,PtrVW=4,PtrW=5 ) 87.50 100.00 75.00
prim_fifo_async_sram_adapter ( parameter Width=8,Depth=16,SramAw=10,SramDw=32,SramBaseAddr=896,DepthW=5,PtrVW=4,PtrW=5 ) 87.50 100.00 75.00
prim_generic_clock_gating 94.44 100.00 83.33 100.00
prim_subreg_arb 94.44 83.33 100.00 100.00
prim_subreg_arb 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 + DW=8,SwAccess=0,Mubi=0 + DW=16,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=32,SwAccess=0,Mubi=0 + DW=3,SwAccess=0,Mubi=0 + DW=4,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=16,SwAccess=1,Mubi=0 + DW=5,SwAccess=1,Mubi=0 + DW=9,SwAccess=1,Mubi=0 + DW=8,SwAccess=1,Mubi=0 + DW=3,SwAccess=1,Mubi=0 + DW=7,SwAccess=1,Mubi=0 ) 50.00 50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=16,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=3,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=8,SwAccess=0,Mubi=0 ) 100.00 100.00
spid_fifo2sram_adapter 94.44 100.00 77.78 100.00 100.00
spi_fwm_txf_ctrl 94.88 97.56 89.66 100.00 92.31
spi_device 95.39 96.31 94.03 97.00 93.33 96.30
prim_subreg 95.45 100.00 86.36 100.00
prim_subreg 100.00 100.00 100.00
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=1,RESVAL,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL,Mubi=0 + DW=16,SwAccess=1,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL=7,Mubi=0 + DW=3,SwAccess=1,RESVAL=6,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=5,SwAccess=1,RESVAL=0,Mubi=0 ) 50.00 50.00
prim_subreg ( parameter DW=7,SwAccess=1,RESVAL=0,Mubi=0 ) 50.00 50.00
prim_subreg ( parameter DW=8,SwAccess=0,RESVAL,Mubi=0 + DW=8,SwAccess=1,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=9,SwAccess=1,RESVAL=0,Mubi=0 ) 50.00 50.00
tlul_rsp_intg_gen 95.83 91.67 100.00
tlul_rsp_intg_gen 100.00 100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) 83.33 83.33
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) 100.00 100.00
spi_fwmode 95.83 91.67 100.00
spi_tpm 95.87 99.52 93.66 91.67 94.50 100.00
spid_readbuffer 96.23 97.30 97.14 90.48 100.00
spid_upload 96.70 100.00 87.18 100.00 96.30 100.00
spid_readsram 97.15 98.25 100.00 100.00 87.50 100.00
tlul_socket_1n 97.67 98.21 97.73 94.74 100.00
prim_fifo_async 97.99 100.00 91.96 100.00 100.00
prim_fifo_async 100.00 100.00
prim_fifo_async ( parameter Width=24,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 ) 80.00 80.00
prim_fifo_async ( parameter Width=24,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 + Width=32,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 ) 100.00 100.00 100.00
prim_fifo_async ( parameter Width=32,Depth=16,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=5,PTRV_W=4,PTR_WIDTH=5 ) 96.88 100.00 93.75
prim_fifo_async ( parameter Width=32,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 ) 92.31 92.31
prim_fifo_async ( parameter Width=8,Depth=64,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=7,PTRV_W=6,PTR_WIDTH=7 ) 96.88 100.00 93.75
prim_fifo_async ( parameter Width=8,Depth=64,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=7,PTRV_W=6,PTR_WIDTH=7 + Width=32,Depth=16,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=5,PTRV_W=4,PTR_WIDTH=5 ) 100.00 100.00
prim_fifo_async ( parameter Width=8,Depth=8,OutputZeroIfEmpty=0,OutputZeroIfInvalid=0,DepthW=4,PTRV_W=3,PTR_WIDTH=4 ) 100.00 100.00 100.00 100.00
spi_fwm_rxf_ctrl 98.06 100.00 94.87 100.00 97.37
spid_status 98.82 100.00 100.00 100.00 94.12 100.00
tlul_adapter_reg 98.91 100.00 95.65 100.00 100.00
spi_cmdparse 99.06 100.00 97.33 100.00 97.96 100.00
spid_jedec 99.38 100.00 100.00 100.00 96.88 100.00
spi_device_reg_top 99.78 100.00 99.13 100.00 100.00
prim_fifo_sync_cnt 100.00 100.00 100.00
prim_fifo_sync_cnt 100.00 100.00
prim_fifo_sync_cnt ( parameter Depth=1,Width=2,Secure=0 + Depth=2,Width=2,Secure=0 ) 100.00 100.00
prim_fifo_sync_cnt ( parameter Depth=4,Width=3,Secure=0 ) 100.00 100.00
prim_generic_clock_mux2 100.00 100.00 100.00 100.00
tlul_data_integ_dec 100.00 100.00
prim_generic_ram_2p 100.00 100.00 100.00 100.00
tlul_cmd_intg_chk 100.00 100.00 100.00
prim_alert_sender 100.00 100.00
tlul_fifo_sync 100.00 100.00 100.00
prim_edge_detector 100.00 100.00 100.00 100.00
prim_edge_detector 100.00 100.00 100.00
prim_edge_detector ( parameter Width=1,ResetValue,EnSync=1 ) 100.00 100.00
prim_edge_detector ( parameter Width=2,ResetValue=0,EnSync=0 + Width=1,ResetValue=0,EnSync=0 ) 100.00 100.00
tlul_assert 100.00 100.00 100.00 100.00
prim_onehot_check 100.00 100.00
prim_secded_inv_39_32_dec 100.00 100.00
prim_generic_buf 100.00 100.00
prim_intr_hw 100.00 100.00 100.00 100.00 100.00
prim_intr_hw 100.00 100.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" ) 100.00 100.00 100.00 100.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" ) 100.00 100.00 100.00 100.00
prim_ram_2p_async_adv 100.00 100.00 100.00 100.00 100.00
prim_pulse_sync 100.00 100.00 100.00 100.00 100.00
prim_slicer 100.00 100.00 100.00
prim_subreg_ext 100.00 100.00
spi_device_csr_assert_fpv 100.00 100.00
prim_secded_inv_39_32_enc 100.00 100.00
tlul_sram_byte 100.00 100.00
tlul_err 100.00 100.00 100.00 100.00 100.00
spid_addr_4b 100.00 100.00 100.00 100.00
prim_secded_inv_64_57_enc 100.00 100.00
prim_secded_inv_64_57_dec 100.00 100.00
prim_generic_flop 100.00 100.00 100.00
prim_mubi4_sync 100.00 100.00
prim_generic_clock_buf 100.00 100.00
prim_clock_gating
prim_clock_buf
tlul_data_integ_enc
prim_reg_we_check
prim_clock_mux2
prim_buf
prim_generic_clock_inv
prim_clock_inv
prim_flop
prim_flop_2sync
tb
prim_ram_2p
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%