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Assertions Uncovered:

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tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	729017898	728917481	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	786	786	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	729017898	728917481	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	786	786	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	786	786	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	729017898	728908450	0	2358
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	729017898	728908450	0	2358
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	729017898	728908450	0	2358

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	739917406	831704	831704	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	739917406	110864	110864	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	739917406	83947	83947	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	739917406	95272	95272	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	739917406	67083	67083	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	739917406	69256	69256	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	739917406	72930	72930	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	739917406	11004644	11004644	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	739917406	19111663	19111663	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	739917406	42945594	42945594	599
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	739917406	457	457	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	739917406	102	102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	739917406	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	739917406	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	739917406	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	739917406	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	739917406	70	70	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	739917406	1204	1204	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	739917406	3284	3284	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	739917406	104881	104881	809

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	739917406	831704	831704	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	739917406	110864	110864	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	739917406	83947	83947	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	739917406	95272	95272	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	739917406	67083	67083	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	739917406	69256	69256	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	739917406	72930	72930	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	739917406	11004644	11004644	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	739917406	19111663	19111663	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	739917406	42945594	42945594	599
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	739917406	457	457	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	739917406	102	102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	739917406	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	739917406	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	739917406	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	739917406	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	739917406	70	70	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	739917406	1204	1204	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	739917406	3284	3284	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	739917406	104881	104881	809