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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A	0	0	1228049443	586921	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A	0	0	1228049443	5186830	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A	0	0	1228049443	27078369	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1228049443	27078369	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A	0	0	1228049443	358261406	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1228049443	358261406	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	1228049443	98773471	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1228049443	98773471	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	901	901	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	901	901	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	1228049443	1227950194	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	901	901	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	901	901	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1228049443	1227937399	0	2703
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1228049443	1227937399	0	2703
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1228049443	1227937399	0	2703

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1240484339	1158579	1158579	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1240484339	463821	463821	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1240484339	436972	436972	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1240484339	157271	157271	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1240484339	288553	288553	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1240484339	101385	101385	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1240484339	195804	195804	5
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1240484339	11819719	11819719	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1240484339	30951757	30951757	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1240484339	85993656	85993656	689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1240484339	481	481	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1240484339	133	133	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1240484339	171	171	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1240484339	89	89	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1240484339	38	38	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1240484339	105	105	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1240484339	80	80	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1240484339	1407	1407	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1240484339	3619	3619	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1240484339	18946	18946	880

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1240484339	1158579	1158579	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1240484339	463821	463821	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1240484339	436972	436972	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1240484339	157271	157271	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1240484339	288553	288553	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1240484339	101385	101385	5
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1240484339	195804	195804	5
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1240484339	11819719	11819719	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1240484339	30951757	30951757	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1240484339	85993656	85993656	689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1240484339	481	481	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1240484339	133	133	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1240484339	171	171	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1240484339	89	89	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1240484339	38	38	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1240484339	105	105	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1240484339	80	80	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1240484339	1407	1407	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1240484339	3619	3619	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1240484339	18946	18946	880