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Assertions Uncovered:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A	0	0	1304269677	591293	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A	0	0	1304269677	4486629	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A	0	0	1304269677	27197612	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_AKnownEnable	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1304269677	27197612	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A	0	0	1304269677	410320870	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_AKnownEnable	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1304269677	410320870	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	1304269677	101351978	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_AKnownEnable	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1304269677	101351978	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	905	905	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	905	905	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	1304269677	1304162375	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	905	905	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	905	905	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1304269677	1304147897	0	2715
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1304269677	1304147897	0	2715
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1304269677	1304147897	0	2715

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1315338188	1064812	1064812	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1315338188	496586	496586	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1315338188	470589	470589	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1315338188	160132	160132	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1315338188	307991	307991	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1315338188	101863	101863	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1315338188	219060	219060	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1315338188	11216559	11216559	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1315338188	27817949	27817949	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1315338188	77963383	77963383	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1315338188	349	349	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1315338188	108	108	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1315338188	144	144	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1315338188	81	81	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1315338188	31	31	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1315338188	99	99	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1315338188	72	72	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1315338188	1284	1284	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1315338188	3229	3229	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1315338188	18357	18357	873

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1315338188	1064812	1064812	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1315338188	496586	496586	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1315338188	470589	470589	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1315338188	160132	160132	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1315338188	307991	307991	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1315338188	101863	101863	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1315338188	219060	219060	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1315338188	11216559	11216559	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1315338188	27817949	27817949	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1315338188	77963383	77963383	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1315338188	349	349	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1315338188	108	108	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1315338188	144	144	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1315338188	81	81	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1315338188	31	31	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1315338188	99	99	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1315338188	72	72	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1315338188	1284	1284	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1315338188	3229	3229	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1315338188	18357	18357	873