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|
tb.dut.tlul_assert_device_regs.gen_assert_final[71].noOutstandingReqsAtEndOfSim_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.tlul_assert_device_regs.gen_assert_final[72].noOutstandingReqsAtEndOfSim_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.tlul_assert_device_regs.gen_assert_final[73].noOutstandingReqsAtEndOfSim_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
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tb.dut.tlul_assert_device_regs.gen_assert_final[74].noOutstandingReqsAtEndOfSim_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
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| 0 | 0 | 1025 | 1025 | 0 | 0 |
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| 0 | 0 | 1025 | 1025 | 0 | 0 |
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tb.dut.tlul_assert_device_regs.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A
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|
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A
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|
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|
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| 0 | 0 | 306694951 | 863016 | 0 | 0 |
|
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|
tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A
| 0 | 0 | 306694951 | 661146 | 0 | 0 |
|
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A
| 0 | 0 | 306694951 | 661146 | 0 | 0 |
|
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.CannotHaveEccAndParity_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.DataBitsPerMaskCheck_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A
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|
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|
tb.dut.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB
| 0 | 0 | 305371424 | 8732 | 0 | 0 |
|
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq
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|
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq
| 0 | 0 | 305371424 | 8732 | 0 | 0 |
|
tb.dut.u_reg_regs.en2addrHit
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|
tb.dut.u_reg_regs.reAfterRv
| 0 | 0 | 306694299 | 52172 | 0 | 0 |
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tb.dut.u_reg_regs.rePulse
| 0 | 0 | 306694299 | 20610 | 0 | 0 |
|
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
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| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
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| 0 | 0 | 1025 | 1025 | 0 | 0 |
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| 0 | 0 | 1025 | 1025 | 0 | 0 |
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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck
| 0 | 0 | 1025 | 1025 | 0 | 0 |
|
tb.dut.u_reg_regs.wePulse
| 0 | 0 | 306694299 | 31562 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.AddrOutKnown_A
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|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
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| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.TlOutKnownIfFifoKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
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| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
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| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.WeOutKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.WmaskOutKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck
| 0 | 0 | 893 | 893 | 0 | 0 |
|
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| 0 | 0 | 305371424 | 34835082 | 0 | 0 |
|
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| 0 | 0 | 305371424 | 34835082 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A
| 0 | 0 | 305371424 | 145121061 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_reqfifo.DepthKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_reqfifo.RvalidKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_reqfifo.WreadyKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth
| 0 | 0 | 305371424 | 145121061 | 0 | 0 |
|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
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| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_rspfifo.DataKnown_A
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|
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|
tb.dut.u_tlul_adapter_sram.u_rspfifo.RvalidKnown_A
| 0 | 0 | 305275497 | 305169874 | 0 | 0 |
|
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| 0 | 0 | 305275497 | 305169874 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth
| 0 | 0 | 305275497 | 62555610 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A
| 0 | 0 | 305371424 | 6203538 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadCompleteStateChange_A
| 0 | 0 | 305371424 | 6203538 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackAccessAlwaysGranted_A
| 0 | 0 | 305371424 | 274094 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackDataImmediatelyAvailable_A
| 0 | 0 | 305371424 | 385817 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A
| 0 | 0 | 305371424 | 35048 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A
| 0 | 0 | 305371424 | 578784 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A
| 0 | 0 | 305371424 | 15748073 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth
| 0 | 0 | 305371424 | 15748073 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A
| 0 | 0 | 305371424 | 150745815 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth
| 0 | 0 | 305371424 | 150745815 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A
| 0 | 0 | 305371424 | 34835082 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth
| 0 | 0 | 305371424 | 34835082 | 0 | 0 |
|
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
|
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A
| 0 | 0 | 893 | 893 | 0 | 0 |
|
tb.dut.u_tlul_lc_gate.u_state_regs_A
| 0 | 0 | 305371424 | 305254074 | 0 | 0 |
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