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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckAckNeedsReq	0	0	241576707	639	0	0
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tb.dut.usbdev_avoutfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	239813154	106903364	0	0
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tb.dut.usbdev_avsetupfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	239813154	82273811	0	0
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tb.dut.usbdev_csr_assert.out_iso_rd_A	0	0	241576707	1672	0	0
tb.dut.usbdev_csr_assert.phy_config_rd_A	0	0	241576707	1151	0	0
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tb.dut.usbdev_csr_assert.rxenable_setup_rd_A	0	0	241576707	1838	0	0
tb.dut.usbdev_csr_assert.set_nak_out_rd_A	0	0	241576707	1496	0	0
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tb.dut.usbdev_impl.ParamSramAwValid	0	0	2041	2041	0	0
tb.dut.usbdev_impl.u_usb_fs_nb_pe.NumOutEpsEqualsNumInEps_A	0	0	2041	2041	0	0
tb.dut.usbdev_impl.u_usb_fs_nb_pe.ParamMaxPktSizeByteValid	0	0	2041	2041	0	0
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tb.dut.usbdev_impl.u_usb_fs_nb_pe.u_usb_fs_nb_in_pe.InXactStateValid_A	0	0	239813154	239654872	0	0
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tb.dut.usbdev_impl.u_usbdev_linkstate.LinkRstStateValid_A	0	0	239813154	239654872	0	0
tb.dut.usbdev_impl.u_usbdev_linkstate.LinkStateValid_A	0	0	239813154	239654872	0	0
tb.dut.usbdev_rxfifo.DataKnown_A	0	0	239813154	2890120	0	0
tb.dut.usbdev_rxfifo.DepthKnown_A	0	0	239813154	239654872	0	0
tb.dut.usbdev_rxfifo.RvalidKnown_A	0	0	239813154	239654872	0	0
tb.dut.usbdev_rxfifo.WreadyKnown_A	0	0	239813154	239654872	0	0
tb.dut.usbdev_rxfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	239813154	2890120	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	2918129	629	0	2226

Assertions Without Attempts:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.i_usbdev_iomux.i_mux_tx_d.gen_generic.u_impl_generic.selKnown1	0	0	0	0	0	0
tb.dut.i_usbdev_iomux.i_mux_tx_se0.gen_generic.u_impl_generic.selKnown1	0	0	0	0	0	0

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	241576707	28641	28641	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	241576707	395	395	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	241576707	525	525	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	241576707	351	351	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	241576707	244	244	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	241576707	279	279	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	241576707	207	207	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	241576707	4790	4790	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	241576707	48779	48779	0
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Cover Sequences First Matches:

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