Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
47.99	43.41	37.08	86.78	0.00	20.97	99.69

Total modules in report: 55

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
prim_fifo_sync_cnt	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt	0.00					0.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 )	0.00	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 )	0.00	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=8,Secure=0,PtrW=3,DepthW=4,WrapPtrW=4 )	0.00	0.00	0.00
prim_generic_clock_mux2	0.00	0.00	0.00
prim_generic_ram_1p	0.00	0.00				0.00
usb_fs_tx_mux	0.00	0.00	0.00			0.00
prim_edge_detector	0.00	0.00				0.00
usb_fs_rx	0.00	0.00	0.00			0.00
prim_onehot_check	0.00			0.00
usbdev_linkstate	0.00	0.00	0.00		0.00	0.00
usb_fs_tx	0.00	0.00	0.00		0.00	0.00
prim_filter	0.00	0.00	0.00			0.00
prim_intr_hw	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" )	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" )	0.00	0.00	0.00			0.00
usbdev_usbif	0.00	0.00	0.00			0.00
usb_fs_nb_in_pe	0.00	0.00	0.00		0.00	0.00
usbdev_counter	0.00	0.00	0.00			0.00
usbdev_counter ( parameter NEndpoints=1,NEvents=4,Width=8,EpW=1 )	0.00	0.00	0.00			0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=1,Width=8,EpW=4 )	0.00	0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=3,Width=8,EpW=4 )	0.00	0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 )	0.00	0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 + NEndpoints=12,NEvents=3,Width=8,EpW=4 + NEndpoints=12,NEvents=1,Width=8,EpW=4 )	0.00		0.00			0.00
usb_fs_nb_pe	0.00	0.00	0.00
usb_fs_nb_out_pe	0.00	0.00	0.00		0.00	0.00
tlul_adapter_sram	0.00	0.00	0.00			0.00
tlul_sram_byte	0.00	0.00
prim_ram_1p_adv	0.00	0.00				0.00
usbdev_iomux	0.00	0.00				0.00
usbdev	22.84	0.00	0.00	91.36		0.00
prim_fifo_sync	29.17	16.67	0.00			0.00	100.00
prim_fifo_sync	100.00						100.00
prim_fifo_sync ( parameter Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 )	100.00	100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 )	0.00	0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00		0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00					0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=0,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=5,Pass=0,Depth=8,OutputZeroIfEmpty=0,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 )	0.00	0.00	0.00			0.00
tlul_assert	33.33	0.00				0.00	100.00
prim_sync_reqack	65.28	86.11	50.00			75.00	50.00
prim_reg_cdc_arb	73.61	55.67	77.91			60.87	100.00
prim_reg_cdc_arb	80.43					60.87	100.00
prim_reg_cdc_arb ( parameter DataWidth=11,ResetVal=0,DstWrReq=1 )	66.91	78.00	55.81
prim_reg_cdc_arb ( parameter DataWidth=2,ResetVal=0,DstWrReq=0 )	66.67	33.33	100.00
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_subreg_arb	93.25	83.33	96.43			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	85.71		85.71
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	50.00	50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=7,SwAccess=0,Mubi=0 )	100.00		100.00
prim_reg_cdc	96.43	100.00	85.71			100.00	100.00
tlul_socket_1n	97.67	98.21	97.73			94.74	100.00
tlul_adapter_reg	98.98	100.00	95.92			100.00	100.00
usbdev_reg_top	99.26	99.76	97.27			100.00	100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
tlul_fifo_sync	100.00		100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=5,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=7,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_pulse_sync	100.00	100.00	100.00			100.00	100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
usbdev_csr_assert_fpv	100.00						100.00
tlul_data_integ_enc
prim_reg_we_check
prim_clock_mux2
prim_buf
prim_generic_flop_2sync
prim_flop
prim_flop_2sync
tb
prim_ram_1p