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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	19342972	18822688	0	2538
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	19342972	30436	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	17990753	2047275	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	946	946	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	946	946	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	22995044	22491075	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	946	946	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	22995044	22491075	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	22995044	22470825	0	2838
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	946	946	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	22995044	22491075	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	22995044	22470825	0	2838
tb.dut.u_reg.en2addrHit	0	0	23611839	657241	0	0
tb.dut.u_reg.reAfterRv	0	0	23611839	657240	0	0
tb.dut.u_reg.rePulse	0	0	23611839	344059	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.wePulse	0	0	23611839	313181	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	624171	614453	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	946	946	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	4872973	4839164	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	19342972	18822688	0	2538
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	22995044	22470825	0	2838
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	22995044	22470825	0	2838

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	23612530	830	830	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	23612530	78	78	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	23612530	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	23612530	55	55	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	23612530	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	23612530	51	51	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	23612530	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	23612530	2164	2164	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	23612530	7475	7475	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	23612530	133386	133386	1047

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	23612530	830	830	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	23612530	78	78	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	23612530	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	23612530	55	55	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	23612530	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	23612530	51	51	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	23612530	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	23612530	2164	2164	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	23612530	7475	7475	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	23612530	133386	133386	1047