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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_slow_cdc_sync.SrcPulseCheck_M	0	0	25069322	45738	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.OutputsKnown_A	0	0	21693942	21146514	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21693942	21124803	0	2565
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	21693942	35838	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	19564759	2227501	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	955	955	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	955	955	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	25069322	24518249	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	25069322	24518249	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	25069322	24496082	0	2865
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	25069322	24518249	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	25069322	24496082	0	2865
tb.dut.u_reg.en2addrHit	0	0	25618644	726742	0	0
tb.dut.u_reg.reAfterRv	0	0	25618644	726741	0	0
tb.dut.u_reg.rePulse	0	0	25618644	379223	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.wePulse	0	0	25618644	347518	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	682177	671939	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	955	955	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	5439743	5402720	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21693942	21124803	0	2565
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	25069322	24496082	0	2865
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	25069322	24496082	0	2865

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	25619341	694	694	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	25619341	91	91	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	25619341	95	95	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	25619341	61	61	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	25619341	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	25619341	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	25619341	27	27	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	25619341	2040	2040	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	25619341	7540	7540	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	25619341	138010	138010	1050

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	25619341	694	694	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	25619341	91	91	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	25619341	95	95	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	25619341	61	61	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	25619341	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	25619341	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	25619341	27	27	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	25619341	2040	2040	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	25619341	7540	7540	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	25619341	138010	138010	1050