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Detail Report for Assertions

Assertions Success:

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tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	2263013	2099940	0	1722
tb.dut.u_reg.en2addrHit	0	0	2877361	63031	0	0
tb.dut.u_reg.reAfterRv	0	0	2877361	63030	0	0
tb.dut.u_reg.rePulse	0	0	2877361	33987	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	739	739	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	739	739	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	739	739	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	739	739	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	739	739	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	739	739	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	739	739	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	739	739	0	0
tb.dut.u_reg.wePulse	0	0	2877361	29043	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	210189	203479	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	574	574	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	318985	308555	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	2263013	2099940	0	1722
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	2263013	2099940	0	1722
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	2263013	2099940	0	1722

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2877826	584	584	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2877826	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2877826	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2877826	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2877826	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2877826	19	19	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2877826	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2877826	1816	1816	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2877826	4561	4561	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2877826	20993	20993	719

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2877826	584	584	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2877826	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2877826	42	42	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2877826	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2877826	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2877826	19	19	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2877826	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2877826	1816	1816	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2877826	4561	4561	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2877826	20993	20993	719