| | | | | | | |
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prim_onehot_check |
33.61 |
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33.61 |
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prim_onehot_check ( parameter AddrWidth=5,OneHotWidth=21,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=5,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62 ) |
8.00 |
|
|
8.00 |
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prim_onehot_check ( parameter AddrWidth=7,OneHotWidth=108,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=7,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62,gen_tree[6].gen_level[0].Pa=63,gen_tree[6].gen_level[1].Pa=64,gen_tree[6].gen_level[2].Pa=65,gen_tree[6].gen_level[3].Pa=66,gen_tree[6].gen_level[4].Pa=67,gen_tree[6].gen_level[5].Pa=68,gen_tree[6].gen_level[6].Pa=69,gen_tree[6].gen_level[7].Pa=70,gen_tree[6].gen_level[8].Pa=71,gen_tree[6].gen_level[9].Pa=72,gen_tree[6].gen_level[10].Pa=73,gen_tree[6].gen_level[11].Pa=74,gen_tree[6].gen_level[12].Pa=75,gen_tree[6].gen_level[13].Pa=76,gen_tree[6].gen_level[14].Pa=77,gen_tree[6].gen_level[15].Pa=78,gen_tree[6].gen_level[16].Pa=79,gen_tree[6].gen_level[17].Pa=80,gen_tree[6].gen_level[18].Pa=81,gen_tree[6].gen_level[19].Pa=82,gen_tree[6].gen_level[20].Pa=83,gen_tree[6].gen_level[21].Pa=84,gen_tree[6].gen_level[22].Pa=85,gen_tree[6].gen_level[23].Pa=86,gen_tree[6].gen_level[24].Pa=87,gen_tree[6].gen_level[25].Pa=88,gen_tree[6].gen_level[26].Pa=89,gen_tree[6].gen_level[27].Pa=90,gen_tree[6].gen_level[28].Pa=91,gen_tree[6].gen_level[29].Pa=92,gen_tree[6].gen_level[30].Pa=93,gen_tree[6].gen_level[31].Pa=94,gen_tree[6].gen_level[32].Pa=95,gen_tree[6].gen_level[33].Pa=96,gen_tree[6].gen_level[34].Pa=97,gen_tree[6].gen_level[35].Pa=98,gen_tree[6].gen_level[36].Pa=99,gen_tree[6].gen_level[37].Pa=100,gen_tree[6].gen_level[38].Pa=101,gen_tree[6].gen_level[39].Pa=102,gen_tree[6].gen_level[40].Pa=103,gen_tree[6].gen_level[41].Pa=104,gen_tree[6].gen_level[42].Pa=105,gen_tree[6].gen_level[43].Pa=106,gen_tree[6].gen_level[44].Pa=107,gen_tree[6].gen_level[45].Pa=108,gen_tree[6].gen_level[46].Pa=109,gen_tree[6].gen_level[47].Pa=110,gen_tree[6].gen_level[48].Pa=111,gen_tree[6].gen_level[49].Pa=112,gen_tree[6].gen_level[50].Pa=113,gen_tree[6].gen_level[51].Pa=114,gen_tree[6].gen_level[52].Pa=115,gen_tree[6].gen_level[53].Pa=116,gen_tree[6].gen_level[54].Pa=117,gen_tree[6].gen_level[55].Pa=118,gen_tree[6].gen_level[56].Pa=119,gen_tree[6].gen_level[57].Pa=120,gen_tree[6].gen_level[58].Pa=121,gen_tree[6].gen_level[59].Pa=122,gen_tree[6].gen_level[60].Pa=123,gen_tree[6].gen_level[61].Pa=124,gen_tree[6].gen_level[62].Pa=125,gen_tree[6].gen_level[63].Pa=126,gen_tree[7].gen_level[0].Pa=127,gen_tree[7].gen_level[1].Pa=128,gen_tree[7].gen_level[2].Pa=129,gen_tree[7].gen_level[3].Pa=130,gen_tree[7].gen_level[4].Pa=131,gen_tree[7].gen_level[5].Pa=132,gen_tree[7].gen_level[6].Pa=133,gen_tree[7].gen_level[7].Pa=134,gen_tree[7].gen_level[8].Pa=135,gen_tree[7].gen_level[9].Pa=136,gen_tree[7].gen_level[10].Pa=137,gen_tree[7].gen_level[11].Pa=138,gen_tree[7].gen_level[12].Pa=139,gen_tree[7].gen_level[13].Pa=140,gen_tree[7].gen_level[14].Pa=141,gen_tree[7].gen_level[15].Pa=142,gen_tree[7].gen_level[16].Pa=143,gen_tree[7].gen_level[17].Pa=144,gen_tree[7].gen_level[18].Pa=145,gen_tree[7].gen_level[19].Pa=146,gen_tree[7].gen_level[20].Pa=147,gen_tree[7].gen_level[21].Pa=148,gen_tree[7].gen_level[22].Pa=149,gen_tree[7].gen_level[23].Pa=150,gen_tree[7].gen_level[24].Pa=151,gen_tree[7].gen_level[25].Pa=152,gen_tree[7].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) |
59.22 |
|
|
59.22 |
|
|
|
|
flash_ctrl_region_cfg |
52.96 |
52.96 |
|
|
|
|
|
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prim_generic_flash |
80.00 |
80.00 |
|
|
|
|
|
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tlul_lc_gate |
80.60 |
100.00 |
100.00 |
|
57.14 |
95.83 |
50.00 |
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prim_count |
82.84 |
|
|
82.84 |
|
|
|
|
prim_count ( parameter Width=10,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
80.77 |
|
|
80.77 |
|
|
|
|
prim_count ( parameter Width=12,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
75.86 |
|
|
75.86 |
|
|
|
|
prim_count ( parameter Width=2,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
90.91 |
|
|
90.91 |
|
|
|
|
prim_count ( parameter Width=3,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
90.91 |
|
|
90.91 |
|
|
|
|
prim_count ( parameter Width=9,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
75.76 |
|
|
75.76 |
|
|
|
|
flash_ctrl_info_cfg |
84.82 |
69.64 |
|
|
|
|
100.00 |
|
flash_ctrl_info_cfg |
100.00 |
|
|
|
|
|
100.00 |
|
flash_ctrl_info_cfg ( parameter Bank=0,InfoSel=0,gen_info_priv[0].CurAddr=0,gen_info_priv[1].CurAddr=1,gen_info_priv[2].CurAddr=2,gen_info_priv[3].CurAddr=3,gen_info_priv[4].CurAddr=4,gen_info_priv[5].CurAddr=5,gen_info_priv[6].CurAddr=6,gen_info_priv[7].CurAddr=7,gen_info_priv[8].CurAddr=8,gen_info_priv[9].CurAddr=9 ) |
100.00 |
100.00 |
|
|
|
|
|
|
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35.71 |
35.71 |
|
|
|
|
|
|
flash_ctrl_info_cfg ( parameter Bank=0,InfoSel=2,gen_info_priv[0].CurAddr=1024,gen_info_priv[1].CurAddr=1025,gen_info_priv[2].CurAddr=1026,gen_info_priv[3].CurAddr=1027,gen_info_priv[4].CurAddr=1028,gen_info_priv[5].CurAddr=1029,gen_info_priv[6].CurAddr=1030,gen_info_priv[7].CurAddr=1031,gen_info_priv[8].CurAddr=1032,gen_info_priv[9].CurAddr=1033 + Bank=1,InfoSel=2,gen_info_priv[0].CurAddr=1280,gen_info_priv[1].CurAddr=1281,gen_info_priv[2].CurAddr=1282,gen_info_priv[3].CurAddr=1283,gen_info_priv[4].CurAddr=1284,gen_info_priv[5].CurAddr=1285,gen_info_priv[6].CurAddr=1286,gen_info_priv[7].CurAddr=1287,gen_info_priv[8].CurAddr=1288,gen_info_priv[9].CurAddr=1289 ) |
42.86 |
42.86 |
|
|
|
|
|
|
flash_ctrl_info_cfg ( parameter Bank=1,InfoSel=0,gen_info_priv[0].CurAddr=256,gen_info_priv[1].CurAddr=257,gen_info_priv[2].CurAddr=258,gen_info_priv[3].CurAddr=259,gen_info_priv[4].CurAddr=260,gen_info_priv[5].CurAddr=261,gen_info_priv[6].CurAddr=262,gen_info_priv[7].CurAddr=263,gen_info_priv[8].CurAddr=264,gen_info_priv[9].CurAddr=265 ) |
100.00 |
100.00 |
|
|
|
|
|
|
flash_ctrl |
85.05 |
97.12 |
88.00 |
98.44 |
|
100.00 |
41.67 |
|
prim_intr_hw |
90.35 |
95.00 |
76.39 |
|
|
90.00 |
100.00 |
|
prim_intr_hw |
100.00 |
|
|
|
|
|
100.00 |
|
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" ) |
91.67 |
100.00 |
75.00 |
|
|
100.00 |
|
|
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" ) |
82.59 |
90.00 |
77.78 |
|
|
80.00 |
|
|
flash_ctrl_rd |
92.29 |
100.00 |
93.94 |
|
80.00 |
95.24 |
|
|
tlul_adapter_sram |
92.82 |
100.00 |
74.72 |
|
|
96.55 |
100.00 |
|
tlul_adapter_sram |
98.28 |
|
|
|
|
96.55 |
100.00 |
|
tlul_adapter_sram ( parameter SramAw=1,SramDw=32,Outstanding=1,ByteAccess=0,ErrOnWrite=0,ErrOnRead=1,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=1,SecFifoPtr=0,WidthMult=1,DataOutW=39,DataBitWidth=2,WoffsetWidth=1,DataWidth=39 ) |
82.61 |
100.00 |
65.22 |
|
|
|
|
|
tlul_adapter_sram ( parameter SramAw=1,SramDw=32,Outstanding=1,ByteAccess=0,ErrOnWrite=1,ErrOnRead=0,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=1,SecFifoPtr=1,WidthMult=1,DataOutW=39,DataBitWidth=2,WoffsetWidth=1,DataWidth=39 ) |
87.39 |
100.00 |
74.79 |
|
|
|
|
|
tlul_adapter_sram ( parameter SramAw=18,SramDw=32,Outstanding=2,ByteAccess=0,ErrOnWrite=1,ErrOnRead=0,CmdIntgCheck=1,EnableRspIntgGen=1,EnableDataIntgGen=0,EnableDataIntgPt=1,SecFifoPtr=0,WidthMult=1,DataOutW=39,DataBitWidth=2,WoffsetWidth=1,DataWidth=39 ) |
92.08 |
100.00 |
84.17 |
|
|
|
|
|
prim_fifo_sync |
93.00 |
100.00 |
71.99 |
|
|
100.00 |
100.00 |
|
prim_fifo_sync |
100.00 |
|
|
|
|
|
100.00 |
|
prim_fifo_sync ( parameter Width=1,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
68.75 |
|
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=101,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
75.00 |
|
75.00 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=109,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
68.75 |
|
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=1,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=6,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=76,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=64,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=101,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=1,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=6,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=76,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=64,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=101,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=39,Pass=1,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=39,Pass=1,Depth=16,OutputZeroIfEmpty=1,Secure=0,DepthW=5,gen_normal_fifo.PtrW=4 ) |
83.33 |
|
83.33 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=39,Pass=1,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=39,Pass=1,Depth=16,OutputZeroIfEmpty=1,Secure=0,DepthW=5,gen_normal_fifo.PtrW=4 + Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=39,Pass=1,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=39,Pass=1,Depth=16,OutputZeroIfEmpty=1,Secure=0,DepthW=5,gen_normal_fifo.PtrW=4 + Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=1,DepthW=1,gen_normal_fifo.PtrW=1 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=1,DepthW=1,gen_normal_fifo.PtrW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=1,DepthW=1,gen_normal_fifo.PtrW=1 ) |
83.33 |
|
83.33 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
68.75 |
|
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=6,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 ) |
68.75 |
|
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=64,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
68.75 |
|
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=76,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 ) |
62.50 |
|
62.50 |
|
|
|
|
|
flash_ctrl_lcmgr |
93.10 |
100.00 |
77.08 |
|
89.47 |
98.94 |
100.00 |
|
prim_subreg_shadow |
93.27 |
100.00 |
73.08 |
|
|
100.00 |
100.00 |
|
tlul_err_resp |
93.33 |
100.00 |
80.00 |
|
|
100.00 |
|
|
flash_ctrl_phy_cov_if |
93.52 |
100.00 |
88.89 |
|
|
91.67 |
|
|
flash_phy |
94.56 |
97.67 |
86.00 |
|
|
100.00 |
|
|
flash_phy_rd_buffers |
94.64 |
100.00 |
78.57 |
|
|
100.00 |
100.00 |
|
prim_generic_ram_1p |
95.24 |
85.71 |
|
|
|
100.00 |
100.00 |
|
tlul_rsp_intg_gen |
95.42 |
90.83 |
|
|
|
|
100.00 |
|
tlul_rsp_intg_gen |
100.00 |
|
|
|
|
|
100.00 |
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) |
83.33 |
83.33 |
|
|
|
|
|
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=1 ) |
80.00 |
80.00 |
|
|
|
|
|
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync_cnt |
96.54 |
98.77 |
90.87 |
|
|
100.00 |
|
|
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 ) |
90.00 |
100.00 |
80.00 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 + Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 + Depth=16,Secure=0,PtrW=4,DepthW=5,WrapPtrW=5 + Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync_cnt ( parameter Depth=1,Secure=1,PtrW=1,DepthW=1,WrapPtrW=2 ) |
86.96 |
100.00 |
73.91 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=1,Secure=1,PtrW=1,DepthW=1,WrapPtrW=2 + Depth=2,Secure=1,PtrW=1,DepthW=2,WrapPtrW=2 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync_cnt ( parameter Depth=16,Secure=0,PtrW=4,DepthW=5,WrapPtrW=5 ) |
96.30 |
92.59 |
100.00 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=2,Secure=1,PtrW=1,DepthW=2,WrapPtrW=2 ) |
95.65 |
100.00 |
91.30 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
flash_phy_scramble |
96.55 |
100.00 |
89.66 |
|
|
100.00 |
|
|
flash_phy_rd_buf_dep |
96.59 |
100.00 |
86.36 |
|
|
100.00 |
100.00 |
|
prim_generic_flash_bank |
96.65 |
100.00 |
92.86 |
|
93.75 |
100.00 |
|
|
prim_arbiter_fixed |
96.88 |
87.50 |
100.00 |
|
|
100.00 |
100.00 |
|
flash_ctrl_prog |
97.17 |
100.00 |
97.06 |
|
|
94.44 |
|
|
flash_phy_erase |
97.22 |
100.00 |
88.89 |
|
100.00 |
100.00 |
|
|
prim_sync_reqack |
97.22 |
97.22 |
100.00 |
|
|
91.67 |
100.00 |
|
flash_phy_rd |
97.47 |
100.00 |
89.87 |
|
|
100.00 |
100.00 |
|
flash_phy_core |
97.68 |
100.00 |
90.57 |
|
100.00 |
97.83 |
100.00 |
|
tlul_adapter_reg |
97.96 |
100.00 |
91.84 |
|
|
100.00 |
100.00 |
|
prim_arbiter_tree_dup |
98.33 |
95.00 |
100.00 |
|
|
100.00 |
|
|
prim_arbiter_tree_dup |
100.00 |
|
100.00 |
|
|
100.00 |
|
|
prim_arbiter_tree_dup ( parameter N=2,DW=16,EnDataPort=1,FixedArb=0,IdxW=1,ArbInstances=2 + N=2,DW=129,EnDataPort=1,FixedArb=0,IdxW=1,ArbInstances=2 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_arbiter_tree_dup ( parameter N=2,DW=2,EnDataPort=0,FixedArb=1,IdxW=1,ArbInstances=2 ) |
90.00 |
90.00 |
|
|
|
|
|
|
tlul_socket_1n |
98.33 |
100.00 |
93.33 |
|
|
100.00 |
100.00 |
|
prim_arbiter_tree |
98.49 |
96.15 |
97.80 |
|
|
100.00 |
100.00 |
|
prim_arbiter_tree |
100.00 |
|
|
|
|
|
100.00 |
|
prim_arbiter_tree ( parameter N=2,DW=129,EnDataPort=1,IdxW=1,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6 ) |
98.04 |
|
98.04 |
|
|
|
|
|
prim_arbiter_tree ( parameter N=2,DW=16,EnDataPort=1,IdxW=1,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6 ) |
97.67 |
|
97.67 |
|
|
|
|
|
prim_arbiter_tree ( parameter N=2,DW=16,EnDataPort=1,IdxW=1,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6 + N=2,DW=129,EnDataPort=1,IdxW=1,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6 ) |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
prim_arbiter_tree ( parameter N=4,DW=2,EnDataPort=0,IdxW=2,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6,gen_normal_case.gen_tree[2].gen_level[0].Pa=3,gen_normal_case.gen_tree[2].gen_level[0].C0=7,gen_normal_case.gen_tree[2].gen_level[0].C1=8,gen_normal_case.gen_tree[2].gen_level[1].Pa=4,gen_normal_case.gen_tree[2].gen_level[1].C0=9,gen_normal_case.gen_tree[2].gen_level[1].C1=10,gen_normal_case.gen_tree[2].gen_level[2].Pa=5,gen_normal_case.gen_tree[2].gen_level[2].C0=11,gen_normal_case.gen_tree[2].gen_level[2].C1=12,gen_normal_case.gen_tree[2].gen_level[3].Pa=6,gen_normal_case.gen_tree[2].gen_level[3].C0=13,gen_normal_case.gen_tree[2].gen_level[3].C1=14 ) |
96.67 |
92.31 |
97.69 |
|
|
100.00 |
|
|
flash_mp |
99.46 |
100.00 |
97.84 |
|
|
100.00 |
100.00 |
|
tlul_assert |
99.65 |
100.00 |
|
|
|
100.00 |
98.95 |
|
flash_phy_prog |
99.69 |
100.00 |
98.46 |
|
100.00 |
100.00 |
100.00 |
|
flash_ctrl_prim_reg_top |
99.83 |
100.00 |
99.30 |
|
|
100.00 |
100.00 |
|
flash_ctrl_core_reg_top |
99.86 |
100.00 |
99.43 |
|
|
100.00 |
100.00 |
|
prim_lc_sync |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_lc_sync |
100.00 |
|
|
|
|
|
100.00 |
|
prim_lc_sync ( parameter NumCopies=1,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=2,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=3,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=5,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
flash_ctrl_arb |
100.00 |
100.00 |
100.00 |
|
100.00 |
100.00 |
100.00 |
|
tlul_data_integ_dec |
100.00 |
100.00 |
|
|
|
|
|
|
flash_mp_data_region_sel |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
flash_mp_data_region_sel |
100.00 |
|
100.00 |
|
|
100.00 |
|
|
flash_mp_data_region_sel ( parameter Regions=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
flash_mp_data_region_sel ( parameter Regions=9 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_sparse_fsm_flop |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
tlul_cmd_intg_chk |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_secded_hamming_76_68_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_alert_sender |
100.00 |
|
|
100.00 |
|
|
|
|
prim_generic_and2 |
100.00 |
100.00 |
|
|
|
|
|
|
prim_mubi4_sender |
100.00 |
100.00 |
|
|
|
100.00 |
100.00 |
|
tlul_fifo_sync |
100.00 |
|
100.00 |
|
|
100.00 |
|
|
prim_subreg |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
prim_subreg |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 + DW=1,SwAccess=4,RESVAL=0,Mubi=0 + DW=1,SwAccess=5,RESVAL,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=12,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=20,SwAccess=0,RESVAL=0,Mubi=0 + DW=20,SwAccess=1,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=4,SwAccess=4,RESVAL=9,Mubi=1 + DW=4,SwAccess=0,RESVAL,Mubi ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=5,SwAccess=0,RESVAL,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=8,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=9,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_gf_mult |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
100.00 |
|
prim_secded_inv_39_32_dec |
100.00 |
|
|
100.00 |
|
|
|
|
prim_generic_buf |
100.00 |
100.00 |
|
|
|
|
|
|
prim_subreg_arb |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
prim_subreg_arb |
100.00 |
|
|
|
|
100.00 |
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=32,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 + DW=12,SwAccess=0,Mubi=0 + DW=20,SwAccess=0,Mubi=0 + DW=4,SwAccess=0,Mubi=1 + DW=9,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=8,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 + DW=3,SwAccess=0,Mubi=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=20,SwAccess=1,Mubi=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=4,Mubi=0 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=12,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=20,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=3,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=4,SwAccess=4,Mubi=1 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=8,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=9,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_ext |
100.00 |
100.00 |
|
|
|
|
|
|
flash_ctrl_core_csr_assert_fpv |
100.00 |
|
|
|
|
|
100.00 |
|
prim_secded_inv_39_32_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_secded_hamming_76_68_dec |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
flash_ctrl_erase |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
tlul_sram_byte |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_err |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
100.00 |
|
prim_lfsr |
100.00 |
|
|
100.00 |
|
|
|
|
prim_secded_inv_64_57_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_secded_inv_64_57_dec |
100.00 |
|
|
100.00 |
|
|
|
|
prim_prince |
100.00 |
|
|
100.00 |
|
|
|
|
prim_generic_flop |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
prim_mubi4_sync |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_mubi4_sync |
100.00 |
|
|
|
|
|
100.00 |
|
prim_mubi4_sync ( parameter NumCopies=3,AsyncOn=0,StabilityCheck=0,ResetValue=9 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_mubi4_sync ( parameter NumCopies=4,AsyncOn=0,StabilityCheck=0,ResetValue=9 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_mubi4_sync ( parameter NumCopies=8,AsyncOn=0,StabilityCheck=0,ResetValue=9 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_secded_hamming_72_64_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_flash |
|
|
|
|
|
|
|
|
tlul_data_integ_enc |
|
|
|
|
|
|
|
|
prim_reg_we_check |
|
|
|
|
|
|
|
|
prim_blanker |
|
|
|
|
|
|
|
|
prim_buf |
|
|
|
|
|
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|
prim_flop |
|
|
|
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|
prim_flop_2sync |
|
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|
tb |
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prim_and2 |
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|
prim_sec_anchor_buf |
|
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prim_ram_1p |
|
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|