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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	57682744	54514506	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	57682744	54514506	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	54746572	51841424	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	58101981	16976541	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	54892169	17069	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	58101981	18384	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	56483286	53379707	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	40601203	40600391	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	58101981	58101169	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	58101981	54873882	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	58101981	54873882	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	43095	42283	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	920	108	0	0
tb.dut.u_reg.en2addrHit	0	0	60264275	1726767	0	0
tb.dut.u_reg.reAfterRv	0	0	60264275	1726766	0	0
tb.dut.u_reg.rePulse	0	0	60264275	1445153	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.wePulse	0	0	60264275	281613	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	60264275	218751	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	60264275	218751	0	0
tb.dut.u_reg_tap.rePulse	0	0	60264275	129650	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.wePulse	0	0	60264275	89101	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	58101981	208839	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	812	812	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	812	812	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	58101981	3157166	0	83
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	58101981	11657121	0	4
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	58101981	477182	0	11
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	58101981	254006	0	2037
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	57709652	54415331	0	2400
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	57709652	54415331	0	2400
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	57824499	54525417	0	2403

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	60264881	838	838	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	60264881	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	60264881	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	60264881	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	60264881	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	60264881	12	12	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	60264881	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	60264881	3851	3851	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	60264881	10039	10039	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	60264881	864218	864218	301

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	60264881	838	838	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	60264881	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	60264881	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	60264881	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	60264881	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	60264881	12	12	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	60264881	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	60264881	3851	3851	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	60264881	10039	10039	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	60264881	864218	864218	301