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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	19939657	19415303	0	2406
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	19939657	33884	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	18195743	2060707	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	901	901	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	901	901	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	23412198	22904289	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	901	901	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	23412198	22904289	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	23412198	22883811	0	2703
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	901	901	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	23412198	22904289	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	23412198	22883811	0	2703
tb.dut.u_reg.en2addrHit	0	0	23986550	864220	0	0
tb.dut.u_reg.reAfterRv	0	0	23986550	864191	0	0
tb.dut.u_reg.rePulse	0	0	23986550	548556	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.wePulse	0	0	23986550	315635	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	626530	616859	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	901	901	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	4795431	4761186	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	19939657	19415303	0	2406
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	23412198	22883811	0	2703
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	23412198	22883811	0	2703

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	23987181	313	313	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	23987181	32	32	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	23987181	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	23987181	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	23987181	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	23987181	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	23987181	10	10	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	23987181	1948	1948	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	23987181	2918	2918	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	23987181	181209	181209	998

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	23987181	313	313	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	23987181	32	32	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	23987181	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	23987181	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	23987181	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	23987181	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	23987181	10	10	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	23987181	1948	1948	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	23987181	2918	2918	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	23987181	181209	181209	998