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Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[84].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[86].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	310	310	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	24674488	384	0	0
tb.dut.tlul_assert_host_sba.gen_host.addrSizeAligned_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.gen_host.contigMask_A	0	0	24674488	528	0	0
tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	24674488	201	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	24674488	409	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	24674488	409	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	24515525	6	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	24515525	6	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	24674488	756	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	310	310	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	2070422	5928	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	2070422	2011297	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	2070422	2011297	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	2070422	2011297	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	2070422	5928	0	0
tb.dut.u_lc_en_sync_copies.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_lc_en_sync_copies.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	2070422	2053742	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	1164534	1164431	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	2070422	2070319	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	2070422	2053742	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	289	186	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	252	149	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	24674277	9699	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	24674277	9699	0	0
tb.dut.u_reg_regs.rePulse	0	0	24674277	6064	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	310	310	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	310	310	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	310	310	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	310	310	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	310	310	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	310	310	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	310	310	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	310	310	0	0
tb.dut.u_reg_regs.wePulse	0	0	24674277	3635	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	2070422	2053742	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	103	103	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2070422	2052986	0	309
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2070422	2052986	0	309

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	24674488	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	24674488	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	24674488	14212	14212	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	24674488	4452	4452	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	24674488	4490	4490	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	24674488	2952	2952	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	24674488	360	360	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	24674488	2235	2235	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	24674488	1796	1796	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	24674488	40483	40483	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	24674488	263461	263461	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	24674488	135986	135986	81
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	24674488	95	95	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	24674488	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	24674488	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	24674488	12	12	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	24674488	11	11	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	24674488	17	17	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	24674488	388	388	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	24674488	1580	1580	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	24674488	1815	1815	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	24674488	14212	14212	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	24674488	4452	4452	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	24674488	4490	4490	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	24674488	2952	2952	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	24674488	360	360	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	24674488	2235	2235	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	24674488	1796	1796	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	24674488	40483	40483	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	24674488	263461	263461	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	24674488	135986	135986	81
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	24674488	95	95	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	24674488	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	24674488	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	24674488	12	12	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	24674488	11	11	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	24674488	17	17	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	24674488	388	388	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	24674488	1580	1580	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	24674488	1815	1815	105