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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_slow_cdc_sync.SrcPulseCheck_M	0	0	24668266	43168	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.OutputsKnown_A	0	0	21210052	20688194	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21210052	20667515	0	2565
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	21210052	34138	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	19250114	2177081	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	955	955	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	955	955	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	24668266	24142432	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	24668266	24142432	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	24668266	24121288	0	2865
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	955	955	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	24668266	24142432	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	24668266	24121288	0	2865
tb.dut.u_reg.en2addrHit	0	0	25253687	691701	0	0
tb.dut.u_reg.reAfterRv	0	0	25253687	691699	0	0
tb.dut.u_reg.rePulse	0	0	25253687	363394	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1120	1120	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1120	1120	0	0
tb.dut.u_reg.wePulse	0	0	25253687	328305	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	657060	647056	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	955	955	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	4986609	4951651	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21210052	20667515	0	2565
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	24668266	24121288	0	2865
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	24668266	24121288	0	2865

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	25254389	529	529	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	25254389	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	25254389	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	25254389	20	20	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	25254389	6	6	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	25254389	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	25254389	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	25254389	1396	1396	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	25254389	6845	6845	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	25254389	128023	128023	1050

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	25254389	529	529	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	25254389	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	25254389	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	25254389	20	20	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	25254389	6	6	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	25254389	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	25254389	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	25254389	1396	1396	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	25254389	6845	6845	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	25254389	128023	128023	1050