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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_slow_cdc_sync.SrcPulseCheck_M	0	0	17816985	31946	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.NumCopiesMustBeGreaterZero_A	0	0	940	940	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.OutputsKnown_A	0	0	14444810	14024185	0	0
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	14444810	14007112	0	2529
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	14444810	25692	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	13866045	1564084	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	940	940	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	940	940	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	17816985	17392533	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	940	940	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	17816985	17392533	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	17816985	17375013	0	2820
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	940	940	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	17816985	17392533	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	17816985	17375013	0	2820
tb.dut.u_reg.en2addrHit	0	0	18331882	533654	0	0
tb.dut.u_reg.reAfterRv	0	0	18331882	533654	0	0
tb.dut.u_reg.rePulse	0	0	18331882	284655	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1080	1080	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1080	1080	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1080	1080	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1080	1080	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1080	1080	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1080	1080	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1080	1080	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1080	1080	0	0
tb.dut.u_reg.wePulse	0	0	18331882	248999	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	618579	608709	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	940	940	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	3681730	3653348	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	14444810	14007112	0	2529
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	17816985	17375013	0	2820
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	17816985	17375013	0	2820

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	18332567	624	624	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	18332567	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	18332567	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	18332567	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	18332567	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	18332567	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	18332567	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	18332567	1807	1807	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	18332567	6147	6147	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	18332567	139675	139675	1016

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	18332567	624	624	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	18332567	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	18332567	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	18332567	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	18332567	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	18332567	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	18332567	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	18332567	1807	1807	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	18332567	6147	6147	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	18332567	139675	139675	1016