Design Module List
dashboard | hierarchy | modlist | groups | tests | asserts
Total Module Definition Coverage Summary 
SCORELINECONDTOGGLEFSMBRANCHASSERT
37.05 35.48 55.61 10.92 0.00 20.29 100.00


Total modules in report: 52
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
prim_fifo_sync_cnt 0.00 0.00 0.00
prim_fifo_sync_cnt 0.00 0.00
prim_fifo_sync_cnt ( parameter Depth=1,Width=2,Secure=0 ) 0.00 0.00
prim_fifo_sync_cnt ( parameter Depth=10,Width=5,Secure=0 ) 0.00 0.00
keccak_round 0.00 0.00 0.00 0.00 0.00
kmac_app 0.00 0.00 0.00 0.00 0.00
prim_lc_sync 0.00 0.00
prim_sparse_fsm_flop 0.00 0.00
prim_count 0.00 0.00
prim_mubi4_sender 0.00 0.00 0.00
prim_onehot_check 0.00 0.00
prim_packer 0.00 0.00 0.00 0.00
kmac_core 0.00 0.00 0.00 0.00 0.00
prim_intr_hw 0.00 0.00 0.00 0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" ) 0.00 0.00 0.00 0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" ) 0.00 0.00 0.00 0.00
prim_slicer 0.00 0.00
keccak_2share 0.00 0.00 0.00 0.00
kmac_staterd 0.00 0.00 0.00 0.00
kmac_errchk 0.00 0.00 0.00 0.00 0.00
tlul_adapter_sram 0.00 0.00 0.00 0.00
tlul_adapter_sram 0.00 0.00
tlul_adapter_sram ( parameter SramAw=7,SramDw=32,Outstanding=1,ByteAccess=1,ErrOnWrite=1,ErrOnRead=0,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=0,SecFifoPtr=0,WidthMult=1,DataOutW=32,DataBitWidth=2,WoffsetWidth=1,DataWidth=32 ) 0.00 0.00 0.00
tlul_adapter_sram ( parameter SramAw=9,SramDw=32,Outstanding=1,ByteAccess=1,ErrOnWrite=0,ErrOnRead=1,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=0,SecFifoPtr=0,WidthMult=1,DataOutW=32,DataBitWidth=2,WoffsetWidth=1,DataWidth=32 ) 0.00 0.00 0.00
tlul_sram_byte 0.00 0.00
sha3pad 0.00 0.00 0.00 0.00 0.00
kmac_msgfifo 0.00 0.00 0.00 0.00
prim_arbiter_fixed 0.00 0.00 0.00 0.00
sha3 0.00 0.00 0.00 0.00 0.00
kmac 1.11 0.00 0.00 5.54 0.00 0.00
prim_fifo_sync 31.25 25.00 0.00 0.00 100.00
prim_fifo_sync 100.00 100.00
prim_fifo_sync ( parameter Width=109,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 ) 100.00 100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 0.00 0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 0.00 0.00 0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 0.00 0.00 0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=72,Pass=1,Depth=10,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PTRV_W=4,gen_normal_fifo.PTR_WIDTH=5 ) 0.00 0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 ) 0.00 0.00
prim_fifo_sync ( parameter Width=72,Pass=1,Depth=10,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PTRV_W=4,gen_normal_fifo.PTR_WIDTH=5 ) 0.00 0.00 0.00
tlul_assert 33.33 0.00 0.00 100.00
tlul_err_resp 57.80 76.92 40.91 55.56
tlul_rsp_intg_gen 91.67 83.33 100.00
tlul_rsp_intg_gen 100.00 100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) 66.67 66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) 100.00 100.00
prim_subreg_shadow 97.12 100.00 88.46 100.00 100.00
tlul_socket_1n 97.25 100.00 93.33 95.65 100.00
tlul_adapter_reg 98.98 100.00 95.92 100.00 100.00
kmac_reg_top 99.76 100.00 99.06 100.00 100.00
tlul_data_integ_dec 100.00 100.00
tlul_cmd_intg_chk 100.00 100.00 100.00
prim_alert_sender 100.00 100.00
tlul_fifo_sync 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL,Mubi=0 + DW=10,SwAccess=1,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=0,Mubi=0 + DW=32,SwAccess=1,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_secded_inv_39_32_dec 100.00 100.00
prim_generic_buf 100.00 100.00
prim_subreg_arb 100.00 100.00 100.00 100.00
prim_subreg_arb 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=3,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=16,SwAccess=0,Mubi=0 + DW=32,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=10,SwAccess=1,Mubi=0 + DW=32,SwAccess=1,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=16,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=3,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 ) 100.00 100.00
kmac_csr_assert_fpv 100.00 100.00
prim_subreg_ext 100.00 100.00
prim_secded_inv_39_32_enc 100.00 100.00
tlul_err 100.00 100.00 100.00 100.00 100.00
prim_secded_inv_64_57_enc 100.00 100.00
prim_secded_inv_64_57_dec 100.00 100.00
prim_generic_flop 100.00 100.00 100.00
tlul_data_integ_enc
prim_reg_we_check
prim_buf
prim_flop
prim_flop_2sync
tb
prim_sec_anchor_buf
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%