Design Module List
dashboard | hierarchy | modlist | groups | tests | asserts
Total Module Definition Coverage Summary 
SCORELINECONDTOGGLEFSMBRANCHASSERT
80.74 86.63 76.50 87.48 61.97 75.47 96.40


Total modules in report: 55
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
dm_sba 22.15 45.45 16.67 0.00 26.47
tlul_err_resp 57.14 71.43 50.00 50.00
dm_csrs 57.34 77.98 49.33 44.71
dm_mem 75.45 78.95 51.61 100.00 71.25
tlul_lc_gate 75.72 96.08 77.78 71.43 83.33 50.00
prim_sync_reqack 79.17 100.00 66.67 100.00 50.00
prim_alert_sender 83.33 83.33
dmi_jtag 83.95 94.32 92.45 66.67 82.35
rv_dm 85.64 100.00 55.32 85.38 100.00 87.50
tlul_adapter_host 86.96 92.86 75.00 80.00 100.00
prim_secded_inv_64_57_dec 89.23 89.23
prim_fifo_sync 90.62 100.00 62.50 100.00 100.00
dmi_jtag_tap 91.09 100.00 100.00 65.79 98.57
tlul_rsp_intg_gen 91.67 83.33 100.00
tlul_rsp_intg_gen 100.00 100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) 66.67 66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) 100.00 100.00
prim_fifo_sync_cnt 93.64 100.00 90.00 90.91
tlul_assert 94.26 100.00 85.71 97.07
tlul_rsp_intg_chk 94.44 100.00 83.33 100.00
debug_rom 94.44 100.00 100.00 83.33
prim_fifo_async_simple 95.83 100.00 87.50 100.00
tlul_adapter_reg 96.29 98.96 88.57 97.62 100.00
tlul_adapter_reg 100.00 100.00
tlul_adapter_reg ( parameter CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,RegAw=4,RegDw=32,AccessLatency=0,RegBw=4,IW=8,SZW=2 ) 98.55 100.00 95.65 100.00
tlul_adapter_reg ( parameter CmdIntgCheck=1,EnableRspIntgGen=1,EnableDataIntgGen=1,RegAw=12,RegDw=32,AccessLatency=1,RegBw=4,IW=8,SZW=2 ) 91.55 97.92 81.48 95.24
rv_dm_regs_csr_assert_fpv 100.00 100.00
prim_mubi8_sync 100.00 100.00 100.00
prim_generic_clock_mux2 100.00 100.00 100.00 100.00
prim_lc_sync 100.00 100.00 100.00
prim_lc_sync 100.00 100.00
prim_lc_sync ( parameter NumCopies=1,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
prim_lc_sync ( parameter NumCopies=3,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
prim_lc_sync ( parameter NumCopies=5,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
tlul_data_integ_dec 100.00 100.00
prim_sparse_fsm_flop 100.00 100.00 100.00
tlul_cmd_intg_chk 100.00 100.00 100.00
tlul_cmd_intg_gen 100.00 100.00 100.00
prim_generic_and2 100.00 100.00
prim_onehot_check 100.00 100.00
prim_subreg 100.00 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00
prim_subreg ( parameter DW=1,SwAccess=5,RESVAL=1,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=1768515945,Mubi=1 ) 100.00 100.00
prim_secded_inv_39_32_dec 100.00 100.00
prim_generic_buf 100.00 100.00
dm_top 100.00 100.00
prim_subreg_arb 100.00 100.00 100.00 100.00
prim_subreg_arb 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=1 ) 100.00 100.00 100.00
rv_dm_regs_reg_top 100.00 100.00 100.00 100.00 100.00
prim_subreg_ext 100.00 100.00
prim_mubi32_sync 100.00 100.00 100.00
prim_secded_inv_39_32_enc 100.00 100.00
tlul_err 100.00 100.00 100.00 100.00 100.00
prim_secded_inv_64_57_enc 100.00 100.00
dmi_cdc 100.00 100.00 100.00 100.00
prim_generic_flop 100.00 100.00 100.00
tlul_data_integ_enc
prim_reg_we_check
prim_clock_mux2
prim_blanker
prim_buf
prim_generic_clock_inv
prim_clock_inv
prim_flop
prim_flop_2sync
tb
prim_and2
prim_sec_anchor_buf
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%