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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Uncovered60.65
Success91799.35
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered828.57
All Matches2071.43
First Matches2071.43


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00457722674573393100
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0021821800
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0021821800

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0045772267457321940654
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0045772267457321940654
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0045772267457321940654
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0045772267457321940654


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00158364188000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00158364188000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00158364188605460540
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00158364188679767970
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0015836418828740287400
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00158364188110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00158364188110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00158364188220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001583641883443440
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Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0015836418821723217230
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00158364188902790270
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00158364188905690560
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00158364188605460540
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001583641884694690
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00158364188110
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00158364188110
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0015836418828582858262

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