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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	482	482	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	482	482	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	482	482	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	482	482	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	103746498	6508	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	103746498	1232	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	103746498	10772	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	103746498	10772	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	103746498	3339	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	103746498	10772	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	103746498	3339	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	82515441	6	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	82515441	6	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	103746498	10772	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	103746498	10772	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	482	482	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	36130693	18319	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	36130693	35611138	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	36130693	35611138	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	36130693	35611138	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	36130693	18319	0	0
tb.dut.u_lc_en_sync_copies.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
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tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	36030343	35964067	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2098778	2098516	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	36130693	36130431	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	36130693	36064417	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	758	496	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	723	461	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	103746198	13179	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	103746198	13178	0	0
tb.dut.u_reg_regs.rePulse	0	0	103746198	6655	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	482	482	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	482	482	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	482	482	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	482	482	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	482	482	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	482	482	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	482	482	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	482	482	0	0
tb.dut.u_reg_regs.wePulse	0	0	103746198	6523	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	36130693	36064417	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	36130689	36064413	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	36130693	36064417	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	36130693	36064417	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	36130689	36064413	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	262	262	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	262	262	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	36130693	36062248	0	786
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	36130693	36062248	0	786

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	103746498	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	103746498	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	103746498	15475	15475	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	103746498	3184	3184	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	103746498	3213	3213	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	103746498	2064	2064	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	103746498	286	286	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	103746498	1584	1584	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	103746498	439	439	2
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	103746498	37781	37781	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	103746498	110954	110954	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	103746498	194400	194400	134
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	103746498	36	36	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	103746498	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	103746498	404	404	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	103746498	470	470	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	103746498	2412	2412	299

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	103746498	15475	15475	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	103746498	3184	3184	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	103746498	3213	3213	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	103746498	2064	2064	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	103746498	286	286	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	103746498	1584	1584	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	103746498	439	439	2
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	103746498	37781	37781	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	103746498	110954	110954	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	103746498	194400	194400	134
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	103746498	36	36	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	103746498	2	2	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	103746498	404	404	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	103746498	2412	2412	299