Design subhierarchy
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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
clk_ctrl_and_main_pd_sva_if 100.00 100.00
u_adc_ctrl_aon 100.00 100.00
u_aes 100.00 100.00
u_alert_handler 100.00 100.00
u_aon_timer_aon 100.00 100.00
u_clkmgr_aon 100.00 100.00
u_csrng 99.27 99.27
u_dft_tap_breakout 100.00 100.00 100.00
u_edn0 99.25 99.25
u_edn1 99.02 99.02
u_entropy_src 99.02 99.02
u_flash_ctrl 99.96 99.96
u_gpio 100.00 100.00
u_hmac 100.00 100.00
u_i2c0 93.10 93.10
u_i2c1 93.14 93.14
u_i2c2 93.14 93.14
u_keymgr 89.72 89.72
u_kmac 99.94 99.94
u_lc_ctrl 93.56 93.56
u_otbn 99.84 99.84
u_otp_ctrl 85.45 85.45
u_pattgen 100.00 100.00
u_pinmux_aon 96.88 96.14 94.84 98.85 95.27 99.30
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
gen_wkup_detect[0].u_pinmux_wkup 80.81 83.33 81.82 77.27
u_prim_filter 93.27 100.00 88.89 90.91
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[1].u_pinmux_wkup 56.14 63.89 40.91 63.64
u_prim_filter 67.58 76.47 44.44 81.82
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[2].u_pinmux_wkup 45.45 50.00 31.82 54.55
u_prim_filter 67.58 76.47 44.44 81.82
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[3].u_pinmux_wkup 69.87 77.78 63.64 68.18
u_prim_filter 93.27 100.00 88.89 90.91
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[4].u_pinmux_wkup 45.45 50.00 31.82 54.55
u_prim_filter 67.58 76.47 44.44 81.82
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[5].u_pinmux_wkup 71.38 77.78 68.18 68.18
u_prim_filter 93.27 100.00 88.89 90.91
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[6].u_pinmux_wkup 45.45 50.00 31.82 54.55
u_prim_filter 67.58 76.47 44.44 81.82
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_wkup_detect[7].u_pinmux_wkup 68.35 77.78 63.64 63.64
u_prim_filter 93.27 100.00 88.89 90.91
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_pinmux_strap_sampling 98.49 99.62 95.65 98.70 100.00
subtree...
u_reg 98.49 96.37 97.67 99.92 100.00
subtree...
u_usbdev_aon_wake 98.43 100.00 95.59 98.11 100.00
filter_activity 100.00 100.00 100.00 100.00
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
filter_bus_reset 100.00 100.00 100.00 100.00
gen_async.prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
filter_sense 100.00 100.00 100.00 100.00
gen_async.prim_flop_2sync 100.00 100.00 100.00
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u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
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u_pullup_en_cdc 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_pwm_aon 100.00 100.00
u_pwrmgr_aon 99.57 99.57
u_rom_ctrl 99.89 99.89
u_rstmgr_aon 100.00 100.00
u_rv_core_ibex 96.41 97.42 95.75 98.10 98.66 92.14
subtree...
u_rv_dm 100.00 100.00
u_rv_plic 94.80 94.01 91.08 99.73 92.73 96.43
gen_alert_tx[0].u_prim_alert_sender 91.67 91.67
gen_target[0].u_target 91.60 89.34 77.06 100.00 100.00
u_prim_max_tree 91.57 89.27 77.03 100.00 100.00
u_gateway 75.00 100.00 25.00 100.00
u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
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u_reg 96.12 94.38 99.94 90.15 100.00
subtree...
u_rv_timer 100.00 100.00
u_sensor_ctrl_aon 91.79 94.82 87.29 80.28 96.57 100.00
gen_alert_sync_assign[0].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
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u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[1].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
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u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[3].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[4].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[5].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[6].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[7].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[8].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_alert_sync_assign[9].u_alert_in_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_alert_n_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
u_init_intr 100.00 100.00 100.00 100.00 100.00
u_io_intr 100.00 100.00 100.00 100.00 100.00
u_io_status_chg 100.00 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_sec_anchor_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_reg 94.27 94.37 86.41 96.32 100.00
subtree...
u_wake_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_spi_device 96.39 96.39
u_spi_host0 96.59 96.59
u_spi_host1 96.30 96.30
u_sram_ctrl_main 99.65 99.65
u_sram_ctrl_ret_aon 99.64 99.64
u_sysrst_ctrl_aon 100.00 100.00
u_uart0 100.00 100.00
u_uart1 100.00 100.00
u_uart2 100.00 100.00
u_uart3 100.00 100.00
u_usbdev 94.12 94.12
u_xbar_main 100.00 100.00
u_xbar_peri 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%