Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

Go up
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
clkmgr_cg_io_div2_infra 0.00 0.00 0.00
clkmgr_cg_io_div2_peri 0.00 0.00 0.00
clkmgr_cg_io_div4_infra 0.00 0.00 0.00
clkmgr_cg_io_div4_peri 0.00 0.00 0.00
clkmgr_cg_io_div4_secure 0.00 0.00 0.00
clkmgr_cg_io_div4_timers 0.00 0.00 0.00
clkmgr_cg_io_infra 0.00 0.00 0.00
clkmgr_cg_io_peri 0.00 0.00 0.00
clkmgr_cg_main_aes 0.00 0.00 0.00
clkmgr_cg_main_hmac 0.00 0.00 0.00
clkmgr_cg_main_infra 0.00 0.00 0.00
clkmgr_cg_main_kmac 0.00 0.00 0.00
clkmgr_cg_main_otbn 0.00 0.00 0.00
clkmgr_cg_main_secure 0.00 0.00 0.00
clkmgr_cg_usb_infra 0.00 0.00 0.00
clkmgr_cg_usb_peri 0.00 0.00 0.00
clkmgr_csr_assert 100.00 100.00
clkmgr_div2_sva_if 0.00 0.00 0.00
clkmgr_div4_sva_if 0.00 0.00 0.00
clkmgr_extclk_sva_if 0.00 0.00 0.00
clkmgr_io_div2_peri_sva_if 0.00 0.00 0.00
clkmgr_io_div4_peri_sva_if 0.00 0.00 0.00
clkmgr_io_peri_sva_if 0.00 0.00 0.00
clkmgr_sec_cm_checker_assert 0.00 0.00 0.00
clkmgr_usb_peri_sva_if 0.00 0.00 0.00
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
gen_alert_tx[1].u_prim_alert_sender 100.00 100.00
tlul_assert_device 32.63 0.00 0.00 97.90
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[2].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[2].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[2].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[2].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[3].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[3].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[3].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[3].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[4].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[4].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[4].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[4].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[5].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[5].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[5].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[5].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_aon_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_aon_peri_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_aon_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_aon_secure_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_aon_timers_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_div2_peri_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_clk_io_div2_peri_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_div2_peri_sw_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_io_div2_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_div4_peri_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_clk_io_div4_peri_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_div4_peri_sw_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_io_div4_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_peri_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_clk_io_peri_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_io_peri_sw_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_io_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_aes_trans 0.00 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_hint_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_idle_cnt 0.00 0.00
u_idle_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_buf_en 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_prim_mubi4_sender 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_hmac_trans 0.00 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_hint_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_idle_cnt 0.00 0.00
u_idle_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_buf_en 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_prim_mubi4_sender 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_kmac_trans 0.00 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_hint_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_idle_cnt 0.00 0.00
u_idle_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_buf_en 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_prim_mubi4_sender 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_otbn_trans 0.00 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_hint_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_idle_cnt 0.00 0.00
u_idle_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_buf_en 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_prim_mubi4_sender 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_main_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_usb_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_usb_peri_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_clk_usb_peri_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_usb_peri_sw_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_usb_powerup_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clkmgr_byp 0.00 0.00 0.00 0.00
u_all_ack_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_all_byp_req 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_sec_buf.u_prim_sec_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_hi_speed_sel 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_ack_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_byp_req 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_sec_buf.u_prim_sec_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_lc_byp_req 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[0].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[1].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[2].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[1].gen_bits[3].u_prim_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_send 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
u_secure_anchor_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_step_down_acks_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_div2_div_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_io_div2_meas 0.00 0.00 0.00 0.00 0.00
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_meas 0.00 0.00 0.00 0.00 0.00
ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_clk_timeout_chk.u_timeout_ref_to_clk 0.00 0.00 0.00 0.00
u_out 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_timeout 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_meas_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_ref 0.00 0.00 0.00 0.00
prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_timeout_err_sync 0.00 0.00 0.00 0.00
g_sync.u_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_div2_root_ctrl 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
i_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
i_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_io_div4_div_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_io_div4_meas 0.00 0.00 0.00 0.00 0.00
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_meas 0.00 0.00 0.00 0.00 0.00
ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_clk_timeout_chk.u_timeout_ref_to_clk 0.00 0.00 0.00 0.00
u_out 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_timeout 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_meas_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_ref 0.00 0.00 0.00 0.00
prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_timeout_err_sync 0.00 0.00 0.00 0.00
g_sync.u_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_div4_root_ctrl 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
i_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
i_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_io_meas 0.00 0.00 0.00 0.00 0.00
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_meas 0.00 0.00 0.00 0.00 0.00
ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_clk_timeout_chk.u_timeout_ref_to_clk 0.00 0.00 0.00 0.00
u_out 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_timeout 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_meas_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_ref 0.00 0.00 0.00 0.00
prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_timeout_err_sync 0.00 0.00 0.00 0.00
g_sync.u_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_root_ctrl 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
i_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
i_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_io_status 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_io_step_down_req_sync 0.00 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_mubi_xor 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_main_meas 0.00 0.00 0.00 0.00 0.00
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_meas 0.00 0.00 0.00 0.00 0.00
ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_clk_timeout_chk.u_timeout_ref_to_clk 0.00 0.00 0.00 0.00
u_out 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_timeout 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_meas_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_ref 0.00 0.00 0.00 0.00
prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_timeout_err_sync 0.00 0.00 0.00 0.00
g_sync.u_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_main_root_ctrl 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
i_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
i_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_main_status 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_no_scan_io_div2_div 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
gen_div2.u_div2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_div2.u_inv 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_div2.u_step_down_mux 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_clk_div_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_mux 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_no_scan_io_div4_div 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
u_clk_div_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_clk_mux 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div2_infra 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div2_peri 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div4_infra 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div4_peri 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div4_secure 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_div4_timers 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_infra 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_io_peri 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_main_infra 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_main_secure 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_usb_infra 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_mubi4_sender_clk_usb_peri 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_reg 81.08 79.70 78.72 89.50 85.62 71.83
subtree...
u_usb_meas 0.00 0.00 0.00 0.00 0.00
u_calib_rdy_sync 0.00 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_flops.u_prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_err_sync 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_meas 0.00 0.00 0.00 0.00 0.00
ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_clk_timeout_chk.u_timeout_ref_to_clk 0.00 0.00 0.00 0.00
u_out 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_timeout 0.00 0.00 0.00 0.00
gen_nrz_hs_protocol.ack_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_nrz_hs_protocol.req_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_ref_meas_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_ref 0.00 0.00 0.00 0.00
prim_flop_2sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_timeout_err_sync 0.00 0.00 0.00 0.00
g_sync.u_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_usb_root_ctrl 0.00 0.00 0.00 0.00
u_cg 0.00 0.00 0.00 0.00
i_cg 0.00 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00 0.00
i_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_scanmode_sync 0.00 0.00
gen_buffs[0].gen_bits[0].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[1].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[2].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
gen_buffs[0].gen_bits[3].u_prim_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_usb_status 0.00 0.00 0.00
u_en_sync 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_1 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sync_2 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%