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Detail Report for Assertions

Assertions Success:

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tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	16048811	15657223	0	2505
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	835	835	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	16048811	15672724	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	16048811	15657223	0	2505
tb.dut.u_reg.en2addrHit	0	0	16610245	486474	0	0
tb.dut.u_reg.reAfterRv	0	0	16610245	486472	0	0
tb.dut.u_reg.rePulse	0	0	16610245	253055	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	995	995	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	995	995	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	995	995	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	995	995	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	995	995	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	995	995	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	995	995	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	995	995	0	0
tb.dut.u_reg.wePulse	0	0	16610245	233417	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	601075	592630	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	835	835	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	3729947	3704774	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	13009056	12620719	0	2229
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	16048811	15657223	0	2505
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	16048811	15657223	0	2505

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	16610874	613	613	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	16610874	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	16610874	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	16610874	24	24	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	16610874	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	16610874	22	22	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	16610874	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	16610874	1890	1890	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	16610874	6948	6948	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	16610874	125911	125911	931

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	16610874	613	613	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	16610874	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	16610874	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	16610874	24	24	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	16610874	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	16610874	22	22	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	16610874	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	16610874	1890	1890	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	16610874	6948	6948	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	16610874	125911	125911	931