Design Module List
dashboard | hierarchy | modlist | groups | tests | asserts
Total Module Definition Coverage Summary 
SCORELINECONDTOGGLEFSMBRANCHASSERT
97.59 99.28 96.07 94.08 100.00 98.21 97.88


Total modules in report: 69
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
prim_reg_cdc_arb 81.45 97.00 91.86 86.96 50.00
prim_reg_cdc_arb 68.48 86.96 50.00
prim_reg_cdc_arb ( parameter DataWidth=20,ResetVal,DstWrReq=0 + DataWidth=18,ResetVal=118010,DstWrReq=0 + DataWidth=16,ResetVal=28290,DstWrReq=0 ) 100.00 100.00 100.00
prim_reg_cdc_arb ( parameter DataWidth=4,ResetVal=9,DstWrReq=1 ) 88.86 94.00 83.72
prim_sync_reqack 87.50 100.00 50.00 100.00 100.00
tlul_rsp_intg_gen 91.67 83.33 100.00
tlul_rsp_intg_gen 100.00 100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) 66.67 66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) 100.00 100.00
prim_clock_timeout 91.67 100.00 100.00 75.00
prim_clock_meas 93.33 100.00 100.00 100.00 100.00 66.67
clkmgr_meas_chk 94.44 100.00 83.33 100.00
clkmgr 96.66 100.00 93.15 90.16 100.00 100.00
prim_reg_cdc 96.67 100.00 86.67 100.00 100.00
tlul_adapter_reg 98.98 100.00 95.92 100.00 100.00
prim_subreg_shadow 99.04 100.00 96.15 100.00 100.00
tlul_assert 99.30 100.00 100.00 97.90
clkmgr_reg_top 99.57 100.00 98.30 100.00 100.00
prim_generic_clock_mux2 100.00 100.00 100.00 100.00
prim_lc_sync 100.00 100.00 100.00
prim_lc_sync 100.00 100.00
prim_lc_sync ( parameter NumCopies=1,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) 100.00 100.00
prim_lc_sender 100.00 100.00
tlul_data_integ_dec 100.00 100.00
prim_count 100.00 100.00
tlul_cmd_intg_chk 100.00 100.00 100.00
prim_generic_clock_div 100.00 100.00 100.00 100.00 100.00
prim_generic_clock_div 100.00 100.00
prim_generic_clock_div ( parameter Divisor=2,ResetValue=0 ) 100.00 100.00 100.00 100.00
prim_generic_clock_div ( parameter Divisor=4,ResetValue=0,gen_div.ToggleCnt=2,gen_div.CntWidth=1 ) 100.00 100.00 100.00 100.00
clkmgr_sec_cm_checker_assert 100.00 100.00 100.00 100.00
clkmgr_trans_sva_if 100.00 100.00
prim_alert_sender 100.00 100.00
prim_mubi4_sender 100.00 100.00 100.00
prim_mubi4_sender 100.00 100.00
prim_mubi4_sender ( parameter AsyncOn=1,EnSecBuf=0,ResetValue=6 ) 100.00 100.00
prim_mubi4_sender ( parameter AsyncOn=1,EnSecBuf=1,ResetValue=9 ) 100.00 100.00
prim_generic_xor2 100.00 100.00
prim_generic_clock_gating 100.00 100.00 100.00 100.00
prim_edge_detector 100.00 100.00 100.00 100.00
prim_onehot_check 100.00 100.00
prim_subreg 100.00 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00
prim_subreg ( parameter DW=1,SwAccess=5,RESVAL=1,Mubi=0 + DW=1,SwAccess=0,RESVAL=1,Mubi=0 + DW=1,SwAccess=1,RESVAL,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=9,Mubi=1 ) 100.00 100.00
prim_subreg ( parameter DW=8,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=9,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_secded_inv_39_32_dec 100.00 100.00
clkmgr_lost_calib_regwen_sva_if 100.00 100.00
prim_generic_buf 100.00 100.00
clkmgr_trans 100.00 100.00 100.00 100.00
clkmgr_extclk_sva_if 100.00 100.00 100.00 100.00
prim_pulse_sync 100.00 100.00 100.00 100.00 100.00
prim_subreg_arb 100.00 100.00 100.00 100.00
prim_subreg_arb 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 ) 100.00 100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 + DW=1,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=9,SwAccess=0,Mubi=0 + DW=8,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=8,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=9,SwAccess=0,Mubi=0 ) 100.00 100.00
clkmgr_csr_assert_fpv 100.00 100.00
prim_subreg_ext 100.00 100.00
prim_secded_inv_39_32_enc 100.00 100.00
tlul_err 100.00 100.00 100.00 100.00 100.00
clkmgr_div_sva_if 100.00 100.00 100.00 100.00
clkmgr_pwrmgr_sva_if 100.00 100.00
clkmgr_cg_en_sva_if 100.00 100.00 100.00 100.00
clkmgr_clk_status 100.00 100.00 100.00
prim_secded_inv_64_57_enc 100.00 100.00
clkmgr_gated_clock_sva_if 100.00 100.00 100.00 100.00
prim_secded_inv_64_57_dec 100.00 100.00
prim_generic_clock_inv 100.00 100.00
clkmgr_aon_cg_en_sva_if 100.00 100.00
clkmgr_byp 100.00 100.00
prim_generic_flop 100.00 100.00 100.00
clkmgr_lost_calib_ctrl_en_sva_if 100.00 100.00
prim_mubi4_sync 100.00 100.00 100.00 100.00 100.00
prim_mubi4_sync 100.00 100.00 100.00 100.00
prim_mubi4_sync ( parameter NumCopies=1,AsyncOn=0,StabilityCheck=0,ResetValue=9 ) 100.00 100.00
prim_mubi4_sync ( parameter NumCopies=1,AsyncOn=1,StabilityCheck=0,ResetValue=9 ) 100.00 100.00
prim_mubi4_sync ( parameter NumCopies=1,AsyncOn=1,StabilityCheck=1,ResetValue=9 ) 100.00 100.00
prim_mubi4_sync ( parameter NumCopies=6,AsyncOn=1,StabilityCheck=0,ResetValue=9 ) 100.00 100.00
prim_generic_clock_buf 100.00 100.00
prim_clock_div
prim_clock_gating
prim_clock_buf
tlul_data_integ_enc
prim_reg_we_check
prim_sec_anchor_flop
prim_clock_mux2
prim_clock_gating_sync
prim_buf
prim_xor2
prim_clock_inv
prim_flop
prim_flop_2sync
tb
clkmgr_root_ctrl
prim_sec_anchor_buf
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%