Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
98.59	99.72	97.15	99.44	96.00	99.52	99.73

Total modules in report: 51

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NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
prim_sync_reqack	77.50	100.00	60.00			100.00	50.00
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_clock_timeout	91.67	100.00	100.00			75.00
prim_intr_hw	93.75	100.00	75.00			100.00	100.00
pwrmgr	96.62	100.00	83.87	99.21		100.00	100.00
prim_count	97.96			97.96
pwrmgr_fsm	98.66	100.00	98.44		94.87	100.00	100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
pwrmgr_slow_fsm	99.41	100.00	97.06		100.00	100.00	100.00
pwrmgr_wake_info	100.00	100.00	100.00			100.00
prim_lc_sync	100.00	100.00					100.00
pwrmgr_reg_top	100.00	100.00	100.00			100.00	100.00
prim_lc_sender	100.00	100.00
tlul_data_integ_dec	100.00	100.00
pwrmgr_rstmgr_sva_if	100.00	100.00	100.00				100.00
prim_sparse_fsm_flop	100.00	100.00					100.00
pwrmgr_clock_enables_sva_if	100.00	100.00	100.00				100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
prim_generic_xor2	100.00	100.00
tlul_assert	100.00	100.00				100.00	100.00
prim_onehot_check	100.00			100.00
pwrmgr_csr_assert_fpv	100.00						100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_pulse_sync	100.00	100.00	100.00			100.00	100.00
prim_subreg_arb	100.00	100.00	100.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 )	100.00	100.00	100.00
pwrmgr_cdc	100.00	100.00	100.00			100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_esc_receiver	100.00			100.00
clkmgr_pwrmgr_sva_if	100.00						100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
pwrmgr_sec_cm_checker_assert	100.00	100.00	100.00				100.00
prim_generic_flop	100.00	100.00				100.00
prim_mubi4_sync	100.00	100.00	100.00			100.00	100.00
prim_generic_clock_buf	100.00	100.00
prim_clock_buf
tlul_data_integ_enc
prim_reg_we_check
prim_sec_anchor_flop
prim_buf
prim_generic_flop_2sync
prim_xor2
prim_flop
prim_flop_2sync
tb
prim_sec_anchor_buf