Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
45.45	44.28	39.20	75.00	0.00	14.21	100.00

Total modules in report: 73

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
spid_csb_sync	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt	0.00					0.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 )	0.00	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 )	0.00	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 )	0.00	0.00	0.00
prim_generic_clock_mux2	0.00	0.00	0.00
spi_s2p	0.00	0.00	0.00			0.00
prim_sram_arbiter	0.00	0.00	0.00
prim_sram_arbiter	0.00		0.00
prim_sram_arbiter ( parameter N=2,SramDw=32,SramAw=10,ArbiterImpl="PPC",EnMask=1 )	0.00	0.00
prim_sram_arbiter ( parameter N=3,SramDw=32,SramAw=10,ArbiterImpl="PPC",EnMask=1 )	0.00	0.00
prim_sram_arbiter ( parameter N=5,SramDw=32,SramAw=10,ArbiterImpl="PPC",EnMask=1 )	0.00	0.00
prim_generic_ram_1r1w	0.00	0.00				0.00
spi_tpm	0.00	0.00	0.00		0.00	0.00
spid_upload	0.00	0.00	0.00		0.00	0.00
spid_status	0.00	0.00	0.00			0.00
prim_fifo_async	0.00	0.00	0.00			0.00
prim_fifo_async	0.00	0.00				0.00
prim_fifo_async ( parameter Width=24,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 )	0.00		0.00
prim_fifo_async ( parameter Width=32,Depth=2,OutputZeroIfEmpty=1,OutputZeroIfInvalid=0,DepthW=2,PTRV_W=1,PTR_WIDTH=2 )	0.00		0.00
prim_generic_clock_gating	0.00	0.00	0.00			0.00
prim_edge_detector	0.00	0.00	0.00			0.00
prim_edge_detector	0.00		0.00			0.00
prim_edge_detector ( parameter Width=1,ResetValue=0,EnSync=1 )	0.00	0.00
prim_edge_detector ( parameter Width=2,ResetValue=0,EnSync=0 + Width=1,ResetValue=0,EnSync=0 )	0.00	0.00
prim_onehot_check	0.00			0.00
spi_p2s	0.00	0.00	0.00			0.00
prim_intr_hw	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" )	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" )	0.00	0.00	0.00			0.00
prim_fifo_async_sram_adapter	0.00	0.00	0.00			0.00
prim_fifo_async_sram_adapter	0.00					0.00
prim_fifo_async_sram_adapter ( parameter Width=16,Depth=16,SramAw=10,SramDw=32,SramBaseAddr=960,DepthW=5,PtrVW=4,PtrW=5 )	0.00	0.00	0.00
prim_fifo_async_sram_adapter ( parameter Width=32,Depth=16,SramAw=10,SramDw=32,SramBaseAddr=976,DepthW=5,PtrVW=4,PtrW=5 )	0.00	0.00	0.00
prim_pulse_sync	0.00	0.00	0.00			0.00
prim_slicer	0.00	0.00
spi_passthrough	0.00	0.00	0.00		0.00	0.00
prim_arbiter_ppc	0.00	0.00	0.00			0.00
prim_arbiter_ppc	0.00					0.00
prim_arbiter_ppc ( parameter N=2,DW=75,EnDataPort=1,IdxW=1 )	0.00	0.00	0.00
prim_arbiter_ppc ( parameter N=3,DW=75,EnDataPort=1,IdxW=2 )	0.00		0.00
prim_arbiter_ppc ( parameter N=3,DW=75,EnDataPort=1,IdxW=2 + N=5,DW=75,EnDataPort=1,IdxW=3 )	0.00	0.00
prim_arbiter_ppc ( parameter N=5,DW=75,EnDataPort=1,IdxW=3 )	0.00		0.00
spid_dpram	0.00	0.00	0.00			0.00
spid_readsram	0.00	0.00	0.00		0.00	0.00
prim_generic_flop_en	0.00	0.00				0.00
spi_readcmd	0.00	0.00	0.00		0.00	0.00
tlul_adapter_sram	0.00	0.00	0.00			0.00
tlul_adapter_sram	0.00					0.00
tlul_adapter_sram ( parameter SramAw=10,SramDw=32,Outstanding=1,SramBusBankAW=12,ByteAccess=0,ErrOnWrite=0,ErrOnRead=1,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=0,SecFifoPtr=0,EnableReadback=0,DataXorAddr=0,WidthMult=1,DataOutW=32,DataBitWidth=2,WoffsetWidth=1,DataWidth=32 )	0.00	0.00	0.00
tlul_adapter_sram ( parameter SramAw=10,SramDw=32,Outstanding=1,SramBusBankAW=12,ByteAccess=0,ErrOnWrite=1,ErrOnRead=0,CmdIntgCheck=0,EnableRspIntgGen=0,EnableDataIntgGen=0,EnableDataIntgPt=0,SecFifoPtr=0,EnableReadback=0,DataXorAddr=0,WidthMult=1,DataOutW=32,DataBitWidth=2,WoffsetWidth=1,DataWidth=32 )	0.00	0.00	0.00
spid_readbuffer	0.00	0.00	0.00			0.00
prim_sync_reqack	0.00	0.00	0.00			0.00
spi_cmdparse	0.00	0.00	0.00		0.00	0.00
prim_ram_1r1w_async_adv	0.00	0.00				0.00
prim_rst_sync	0.00	0.00
tlul_sram_byte	0.00	0.00
spid_fifo2sram_adapter	0.00	0.00	0.00			0.00
spid_fifo2sram_adapter ( parameter FifoWidth=32,FifoDepth=16,SramAw=10,SramDw=32,SramBaseAddr=832,EnPack=1,FifoPtrW=4,NumEntryPerWord=1 )	0.00	0.00	0.00			0.00
spid_fifo2sram_adapter ( parameter FifoWidth=8,FifoDepth=256,SramAw=10,SramDw=32,SramBaseAddr=896,EnPack=1,FifoPtrW=8,NumEntryPerWord=4,g_multiple_entry_per_word.SubWordW=2 )	0.00	0.00	0.00			0.00
spid_fifo2sram_adapter ( parameter FifoWidth=8,FifoDepth=64,SramAw=10,SramDw=32,SramBaseAddr=992,EnPack=1,FifoPtrW=6,NumEntryPerWord=4,g_multiple_entry_per_word.SubWordW=2 )	0.00	0.00	0.00			0.00
spid_addr_4b	0.00	0.00	0.00			0.00
spid_jedec	0.00	0.00	0.00		0.00	0.00
prim_sync_reqack_data	0.00	0.00
prim_generic_flop	0.00	0.00				0.00
prim_generic_clock_buf	0.00	0.00
spi_device	18.78	0.00	0.00	75.11		0.00
prim_fifo_sync	27.78	11.11	0.00			0.00	100.00
prim_fifo_sync	100.00						100.00
prim_fifo_sync ( parameter Width=109,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 )	100.00	100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=3,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=3,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=2,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 )	0.00					0.00
prim_fifo_sync ( parameter Width=32,Pass=1,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=32,Pass=1,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=8,Pass=1,Depth=2,OutputZeroIfEmpty=0,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00					0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	0.00	0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 )	0.00		0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=1,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 )	0.00	0.00
prim_fifo_sync ( parameter Width=8,Pass=1,Depth=2,OutputZeroIfEmpty=0,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00
tlul_assert	33.33	0.00				0.00	100.00
tlul_err_resp	57.14	71.43	50.00			50.00
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_subreg_arb	94.50	87.50	96.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 + DW=8,SwAccess=0,Mubi=0 + DW=16,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=32,SwAccess=0,Mubi=0 + DW=3,SwAccess=0,Mubi=0 + DW=4,SwAccess=0,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=5,SwAccess=1,Mubi=0 + DW=9,SwAccess=1,Mubi=0 + DW=8,SwAccess=1,Mubi=0 + DW=3,SwAccess=1,Mubi=0 )	50.00	50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=4,Mubi=0 )	80.00	100.00	60.00
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=16,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=3,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=8,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg	96.67	100.00	90.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=1,RESVAL,Mubi=0 + DW=1,SwAccess=0,RESVAL=0,Mubi=0 + DW=1,SwAccess=4,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL=7,Mubi=0 + DW=3,SwAccess=1,RESVAL=6,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=5,SwAccess=1,RESVAL=0,Mubi=0 )	50.00		50.00
prim_subreg ( parameter DW=8,SwAccess=0,RESVAL,Mubi=0 + DW=8,SwAccess=1,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=9,SwAccess=1,RESVAL=0,Mubi=0 )	50.00		50.00
tlul_socket_1n	97.25	100.00	93.33			95.65	100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
spi_device_reg_top	99.67	100.00	98.68			100.00	100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
tlul_fifo_sync	100.00		100.00			100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_subreg_ext	100.00	100.00
spi_device_csr_assert_fpv	100.00						100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_clock_gating
prim_clock_buf
tlul_data_integ_enc
prim_reg_we_check
prim_flop_en
prim_clock_mux2
prim_buf
prim_ram_1r1w
prim_generic_flop_2sync
prim_generic_clock_inv
prim_clock_inv
prim_flop
prim_flop_2sync
tb