Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 51.54 39.18 35.44 91.88 0.00 44.08 98.63
dut 51.54 39.18 35.44 91.88 0.00 44.08 98.63
gen_alert_tx[0].u_alert_sender 100.00 100.00
gen_fsm_scramble_enabled.u_checker_fsm 0.00 0.00 0.00 0.00 0.00 0.00
u_compare 0.00 0.00 0.00 0.00 0.00 0.00
u_done_sender 0.00 0.00 0.00
gen_flops.u_prim_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_prim_count_addr 0.00 0.00
u_state_regs 0.00 0.00 0.00
u_state_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_counter 0.00 0.00 0.00 0.00
u_state_regs 0.00 0.00 0.00
u_state_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
gen_rom_scramble_enabled.u_rom 0.00 0.00 0.00 0.00
u_prince 0.00 0.00
u_rom 0.00 0.00 0.00
u_prim_rom 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_seed_anchor 0.00 0.00
u_secure_anchor_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
u_sp_addr 0.00 0.00
regs_tlul_assert_device 33.33 0.00 0.00 100.00
rom_ctrl_regs_csr_assert 100.00 100.00
rom_tlul_assert_device 32.40 0.00 0.00 97.20
u_mux 0.00 0.00 0.00 0.00
u_sel_bus_q_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_sel_bus_qq_flop 0.00 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00 0.00
u_reg_regs 98.63 99.11 98.02 97.51 98.53 100.00
u_alert_test 100.00 100.00
u_chk 100.00 100.00 100.00 100.00
u_chk 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00 100.00
u_data_chk 100.00 100.00
u_digest_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_2 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_3 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_4 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_5 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_6 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_digest_7 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_2 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_3 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_4 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_5 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_6 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_exp_digest_7 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_fatal_alert_cause_checker_error 66.30 88.89 50.00 60.00
wr_en_data_arb 100.00 100.00
u_fatal_alert_cause_integrity_error 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_prim_reg_we_check 50.00 100.00 0.00
u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_onehot_check 0.00 0.00
u_reg_if 98.67 97.14 97.53 100.00 100.00
u_err 100.00 100.00 100.00 100.00 100.00
u_rsp_intg_gen 83.33 66.67 100.00
u_rsp_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_tl_adapter_rom 22.69 0.00 0.00 90.74 0.00
gen_cmd_intg_check.u_cmd_intg_chk 50.00 0.00 100.00
u_chk 100.00 100.00
u_tlul_data_integ_dec 50.00 0.00 100.00
u_data_chk 100.00 100.00
u_err 0.00 0.00 0.00 0.00
u_reqfifo 0.00 0.00 0.00 0.00
gen_normal_fifo.u_fifo_cnt 0.00 0.00 0.00 0.00
u_rsp_gen 0.00 0.00
gen_rsp_intg.u_rsp_gen 0.00 0.00
u_rspfifo 0.00 0.00 0.00 0.00 0.00
gen_normal_fifo.u_fifo_cnt 0.00 0.00 0.00 0.00 0.00
gen_secure_ptrs.u_rptr 0.00 0.00
gen_secure_ptrs.u_wptr 0.00 0.00
u_sram_byte 0.00 0.00
u_sramreqfifo 0.00 0.00 0.00 0.00
gen_normal_fifo.u_fifo_cnt 0.00 0.00 0.00 0.00
u_tlul_data_integ_enc_data 0.00 0.00
u_data_gen 0.00 0.00
u_tlul_data_integ_enc_instr 0.00 0.00
u_data_gen 0.00 0.00
u_tl_rom_h2d_buf 0.00 0.00
gen_generic.u_impl_generic 0.00 0.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%