Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
47.94	32.11	35.41	91.50	0.00	28.65	100.00

Total modules in report: 43

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
prim_fifo_sync_cnt	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt ( parameter Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 )	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt ( parameter Depth=2,Secure=1,PtrW=1,DepthW=2,WrapPtrW=2 )	0.00	0.00	0.00			0.00
prim_count	0.00			0.00
prim_count ( parameter Width=2,ResetValue=0,EnableAlertTriggerSVA=1,NumCnt=2 )	0.00			0.00
prim_count ( parameter Width=3,ResetValue=0,EnableAlertTriggerSVA=1,NumCnt=2 )	0.00			0.00
prim_sparse_fsm_flop	0.00	0.00
rom_ctrl_counter	0.00	0.00	0.00			0.00
prim_mubi4_sender	0.00	0.00
prim_onehot_check	0.00			0.00
rom_ctrl_fsm	0.00	0.00	0.00		0.00	0.00
prim_fifo_sync	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00		0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00	0.00				0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	0.00		0.00
prim_rom_adv	0.00	0.00				0.00
rom_ctrl_mux	0.00	0.00	0.00			0.00
tlul_adapter_sram	0.00	0.00	0.00			0.00
tlul_sram_byte	0.00	0.00
rom_ctrl_compare	0.00	0.00	0.00		0.00	0.00
prim_subst_perm	0.00	0.00
rom_ctrl_scrambled_rom	0.00	0.00
prim_prince	0.00			0.00
prim_generic_flop	0.00	0.00				0.00
prim_generic_rom	0.00	0.00				0.00
rom_ctrl	24.25	0.00	0.00	97.02		0.00
tlul_assert	33.33	0.00				0.00	100.00
tlul_rsp_intg_gen	77.78	55.56					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=0 )	0.00	0.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
rom_ctrl_regs_reg_top	99.63	100.00	98.52			100.00	100.00
rom_ctrl_regs_csr_assert_fpv	100.00						100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=32,SwAccess=1,RESVAL=0,Mubi=0 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_subreg_arb	100.00	100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
tlul_data_integ_enc
prim_reg_we_check
prim_buf
prim_flop
tb
prim_rom
prim_sec_anchor_buf